Thư viện tài liệu, ebook tổng hợp lớn nhất Việt Nam

Wide variety of peripherals Delivering different amounts of data At different speeds In different formats All slower than CPU and RAM Need I/O modules

56 trang | Chia sẻ: nguyenlam99 | Ngày: 04/01/2019 | Lượt xem: 1526 | Lượt tải: 0

Adopted by Intel for Pentium & Itanium Main competitor to SDRAM Vertical package – all pins on one side Data exchange over 28 wires < cm long Bus addresses up to 320 RDRAM chips at 1.6Gbps Asynchronous block protocol 480ns access time Then 1.6 Gbps

27 trang | Chia sẻ: nguyenlam99 | Ngày: 04/01/2019 | Lượt xem: 1188 | Lượt tải: 0

Decodes instructions into RISC like micro-ops before L1 cache Micro-ops fixed length Superscalar pipelining and scheduling Pentium instructions long & complex Performance improved by separating decoding from scheduling & pipelining (More later – ch14) Data cache is write back Can be configured to write through L1 cache controlled by 2 bits ...

53 trang | Chia sẻ: nguyenlam99 | Ngày: 04/01/2019 | Lượt xem: 1232 | Lượt tải: 0

Interrupt lines Not shared Cache support 64-bit Bus Extension Additional 32 lines Time multiplexed 2 lines to enable devices to agree to use 64-bit transfer JTAG/Boundary Scan For testing procedures

54 trang | Chia sẻ: nguyenlam99 | Ngày: 04/01/2019 | Lượt xem: 1355 | Lượt tải: 0

Pentium II MMX technology graphics, video & audio processing Pentium III Additional floating point instructions for 3D graphics Pentium 4 Note Arabic rather than Roman numerals Further floating point and multimedia enhancements Itanium 64 bit see chapter 15 See Intel web pages for detailed information on processors

53 trang | Chia sẻ: nguyenlam99 | Ngày: 04/01/2019 | Lượt xem: 1178 | Lượt tải: 0

WWW Computer Architecture Home Page CPU Info Center ACM Special Interest Group on Computer Architecture IEEE Technical Committee on Computer Architecture Intel Technology Journal Manufacturer’s sites Intel, IBM, etc.

18 trang | Chia sẻ: nguyenlam99 | Ngày: 04/01/2019 | Lượt xem: 1086 | Lượt tải: 0

Trong giai đoạn thử nghiệm, hầm đường bộ qua đèo Hải Vân chỉ cho phép các phương tiện lưu thông qua hầm với số lượng hạn chế và với những điều kiện nghiêm ngặt. Khi một phương tiện đến đầu hầm sẽ gọi hàm EnterTunnel(direction) để kiểm tra điều kiện vào hầm. Khi đã qua hầm sẽ gọi hàm ExitTunnel(direction) để báo hiệu kết thúc và rời hầm. Giả sử...

29 trang | Chia sẻ: nguyenlam99 | Ngày: 04/01/2019 | Lượt xem: 1504 | Lượt tải: 0

12. Giả sử có một máy tính sử dụng 16-bit địa chỉ. Bộ nhớ ảo được thực hiện với kỹ thuật phân đoạn kết hợp phân trang, kích thước tối đa của một phân đoạn là 4096 bytes. Bộ nhớ vật lý được phân thành các khung trang có kích thước 512 bytes. a) Thể hiện cách địa chỉ ảo được phân tích để phản ánh segment, page, offset b) Xét một tiến trình sử dụn...

101 trang | Chia sẻ: nguyenlam99 | Ngày: 04/01/2019 | Lượt xem: 3209 | Lượt tải: 0

16. Một cửa hiệu cắt tóc có một thợ, một ghế cắt tóc và N ghế cho khách đợi. Nếu không có khách, thợ cắt tóc sẽ ngồi vào ghế cắt tóc và ngủ thiếp đi. Khi một khách hàng vào tiệm, anh ta phải đánh thức người thợ. Nếu một khách hàng vào tiệm khi người thợ đang bận cắt tóc cho khách hàng khác, người mới vào sẽ ngồi chờ nếu có ghế đợi trống, hoặc rờ...

100 trang | Chia sẻ: nguyenlam99 | Ngày: 04/01/2019 | Lượt xem: 2802 | Lượt tải: 0

IA-32 là kiến trúc 32 bít do hãng Intel phát triển lần đầu tiên được giới thiệu trên bộ vi xử lý Intel 80386. Kiến trúc IA-32 hỗ trợ ba chế độ hoạt động: chế độ bảo vệ (protected mode), chế độ thực (real mode) và chế độ quản lý hệ thống SMM (System Management Mode). Các chế độ hoạt động quyết định các lệnh và các chức năng mà chương trình có thể...

143 trang | Chia sẻ: nguyenlam99 | Ngày: 04/01/2019 | Lượt xem: 1687 | Lượt tải: 0