Chương 5: Sử dụng aldec acive-Hdl

CHƯƠNG 5 SỬ DỤNG ALDEC ACIVE-HDL 5.1. GIỚI THIỆU Chương này giới thiệu các chỉ dẫn sử dụng những tính năng cơ bản của mô phỏng Active-HDL của Aldec. Active-HDL là một môi trường tích hợp được thiết kế cho phát triển và kiểm thử các thiết kế dựa trên các ngôn ngữ VHDL, Verilog, System Verilog, EDIF, và System C. Chúng sẽ sử dụng thiết kế VHDL ví dụ gọi là PressController của Active-HDL để thực hiện thiết kế đầu vào và mô phỏng. 5.1.1. Tải chương trình Active-HDL Trước hết cần phải tải phần mềm Active-HDL với phiên bản gần đây nhất từ Chúng hỗ trợ cho cả Windows và Linux. Phù hợp với nội dung trình bầy này ta có thể tải một trong các phiên bản như sau: Active-HDL  8.3 Windows SP1 Active-HDL  8.3 Windows  Active-HDL  8.2 Windows SP1 Active-HDL  8.2 Windows  Active-HDL  8.1 Windows SP2 Active-HDL  8.1 Windows SP1 Active-HDL  8.1 Windows  Active-HDL  7.3 Windows SP1 Active-HDL  7.3 Windows  Active-HDL  7.2 Windows Student Edition Active-HDL  7.2 Windows SP2 Active-HDL  7.2 Windows SP1 Active-HDL  7.2 Windows  Active-HDL  7.1 Windows SP2 Active-HDL  7.1 Windows SP1 Active-HDL  7.1 Windows  Active-HDL  6.3 Windows SP2 Active-HDL  6.3 Windows SP1 Active-HDL  6.3 Windows  Để phục vụ cho trình bầy, cần tải Active-HDL 7.2 Windows Student Edition. Có các module phần mềm cần phải tải về: ActiveHDL7.2_student_edition_installation ; chương trình chính phải cài đặt đầu tiên Các module thư viện hỗ trợ VHDL của các nhà cung cấp: ActiveHDL72SE_XilinxISE_91i_sp3_IPupdate2_VHDLLibraries ActiveHDL72SE_Atmel_IDS76_VHDLLibraries ActiveHDL72SE_Actel_Designer73_sp1_VHDLLibraries ActiveHDL72SE_Altera_Quartus70_VHDLLibraries Các module thự viện hỗ trợ Verilog của các nhà cung cấp cũng có thể tải về nếu sử dụng Verilog. Sau khi đã tải xong tất cả các module, Click vào ActiveHDL7.2_student_edition_installation để bắt đầu thực hiện cài đặt chương trình chính, sau đó là lần lượt click vào các module thư viện để cài đặt chúng (Actel, Altera, Xilinx,..). Cần chú ý phải thực hiện tải file license_student.dat cho ActiveHDL7.2SE Aldec cung cấp theo e-mail của người dùng (sau khi đã khai báo thông tin cá nhân và địa chỉ hộp thư của mình). Trước khi chạy chương trình Active-HDL 7.2SE ta cần đưa chuyển file license_student.dat vào thư mục C:\Program Files\Aldec\Active-HDL 7.2se\Dat. 5.1.2. Tạo không gian làm việc và thiết kế Trong Active-HDL các thiết kế cùng với các tài nguyên của chúng (các file nguồn, các file ra với các kết quả mô phỏng, v.v…) có thể được nhóm lại như là một không gian làm việc (workspace). Workspace cho phép bổ xung và làm việc với một số thiết kế đồng thời. Khởi động Active-HDL: click vào biểu tượng Active-HDL 7.2SE, sẽ hiển thị nhanh cửa sổ biểu tượng dưới đây: Hình 5.1: Biểu tượng Active-HDL 7.2SE Hình 5.2: Bắt đầu tạo workspace Click OK trên cửa sổ Getting Started (hình 5.2). Sẽ hiển thị cửa sổ New Workspace Trên cửa sổ New Workspace (hình 5.3), thư mục làm việc mặc định cho thiết kế là c:\my_designs\. Ta có thể chọn thư mục làm việc khác nếu muốn bằng cách click lên nút Browse... . Sau đó gõ tên mới cho workspace vào trong hộp Type the workspace name. Click OK, sẽ hiển thị của sổ New Design Wizard (hình 5.4). Hình 5.3: New Workspace: cửa sổ tạo tên cho Workspace. Hình 5.4: New Design Wizard: cửa sổ để tạo thiết kế mới. Chọn Create an Empty Design trên cửa sổ New Design Wizard, và click Next, sẽ hiển thị cửa sổ Property Page (hình 5.5). Hình 5.5: Property Page: cửa sổ để xác định ngôn ngữ lập trình Trên cửa sổ Property Page ta cần xác định thông tin bổ xung về thiết kế mới (Specify additional information about the new design.). Click Next, sẽ hiển thị lại cửa sổ New Design Wizard (hình 5.6). Hình 5.6: New Design Wizard: cửa sổ để tạo tên của thiết kế mới. Gõ vào hộp Type the design name: tên của thiết kế, ví dụ, ta thiết kế DFF, cũng sẽ đồng thời xuất hiện trong hộp The name of the default working library of the design tên DFF. Click next, trên cửa sổ New Design Wizard sẽ hiển thị kết quả (hình 57). Hình 5.7: New Design Wizard: kết quả tạo tên của thiết kế. Hình 5.8: Cửa sổ chính Active-HDL 7.2 Student Edition (Tutorial_1,DFF) Click Finish trên cửa sổ New Design Wizard (hình 5.7), sẽ hiển thị cửa sổ lớn Active-HDL 7.2 Student Edition (Tutorial_1, DFF), trong đó cửa sổ Design Browser hiển thị tên của Workspace và tên thiết kế mới gắn kèm theo nó (hình 5.8). Ta chuyển sang bước tiếp theo là tạo/bổ xung các file cho thiết kế. Tạo/bổ sung các file cho thiết kế Để tạo một file mới hoặc một file đã có hoặc tạo một thư mục mới, ta thực hiện chọn trên cửa sổ Design Browser (hình 5.8) : Add New File ->New ->VHDL Source. Sẽ hiển thị cửa sổ New Source File Wizard (hình 5.9). Hình 5.8: Design Browser: tạo VHDL Source Hình 5.9: New Source File Wizard: cửa sổ để tạo file nguồn. Trên cửa sổ ở hình 5.9. ta click Next, sẽ hiển thị cửa sổ New Source File Wizard – Name (hình 5.10). Ta đưa vào tên của file nguồn để tạo mới, DFF, và click Next. Sẽ hiển thị cửa sổ New Source File Wizars – Ports (hình 5.11). Hình 5.10: Tạo tên file nguồn Hình 5.11: Tạo các tín hiệu cho các cổng in/out của DFF Trên hình 5.11. ta tạo các tín hiệu và loại (STG_LOGIC) cho các cổng in/out của DFF, bằng cách click vào các nút New và Type lần lượt cho từng tín hiệu (clk, Rst, d, và q). Để kết thúc, click Finish. Sẽ hiển thị cửa sổ như ở hình 5.12. Trong cửa sổ con Design Browser hiển thị Workspace ‘Tutorial_1’, và cửa sổ soạn thảo file nguồn dff.vhd hiển thị nội dung của file chưa hoàn chỉnh. Hình 5.12: Hiển thị của sổ Design Browser và cửa sổ soạn thảo file nguồn dff.vhd. Ta phải bổ xung thêm một số dòng lệnh sau đây cho đủ nội dung cho file dff.vhd cho đủ: Library IEEE; Use IEEE.STD_LOGIC_1164.all; Use IEEE.STD_LOGIC_UNSIGNED.all; Entity DFF is Port ( d : in STD_LOGIC; clk : in STD_LOGIC; Rst : in STD_LOGIC; q : out STD_LOGIC ); End DFF; Architecture behavior of DFF is Begin Process (clk,d,Rst) Begin If (Rst= ‘1’) then q<=’0’; Elsif (clk’ event and clk=’1’) then q<=d; End if; End process; End behavior; Sau khi soạn thảo xong file nguồn dff.vhd, thực hiện biên dịch bằng cách vào thực hiện chọn thực đơn như cho ở hình 5.13. Kết quả biên dịch không có lỗi hiển thị ở hình 5.14. Hình 5.13: Chọn biên dịch file nguồn dff.vhd Hình 5.15: Kết quả biên dịch file nguồn dff.vhd cho kết quả không có lỗi. Hình 5.16: Khởi tạo mô phỏng Khởi tạo mô phỏng: chọn: Simulation -> Initialize Simulation. Sẽ hiển thị nội dung như trong cửa sổ Design Browser ở hình 5.17. Click vào biểu tượng dff (behavior) sẽ hiển thị tên (name) và đặc tính (type, value, Last Value, Event, Last Event Time) các tín hiệu của thiết kế DFF. Hình 5.17: Hiển thị các tín hiệu của thiết kế hành vi Hình 5.18: Click vào New Waveform để tạo đồ thị xung của thiết kế DFF. Click vào New Waveform để mở cửa sổ dff waveform tạo đồ thị xung của thiết kế DFF (hình 5.18). Kéo các tín hiệu từ cửa sổ Design Browser sang cửa sổ dff waveform. Lần lượt xác định giá trị (value, clock, formula,…) cho từng tín hiệu bằng các click vào Stimulators (hình 5.19). Hình 5.19: Xác định các giá trị cho các tín hiệu của đồ thị xung. Hình 5.20: Tín hiệu clk Hình 5.21: Tín hiệu Rst Hình 5.22: Tín hiệu d Sau khi đã thiết lập các giá trị cho các tín hiệu, thực hiện chọn: Simulation ->Run Until (hình 5.23). Giả định ta chỉ xét trong khoảng 1000 ns, thì đặt giá trị 1000ns trong cửa sổ Run until (hình 5.24). Kết quả mô phỏng: đồ tghij xung hiển thị ở hình 5.25) Hình 5.23: Chạy mô phỏng, hiển thị đồ thị xung của DFF trong khoảng 1000 ns. Hình 5.24: Thiết lập khoảng thời gian hiển thị xung 1000 ns. Hình 5.25: Đồ thị xung kết quả mô phỏng của DFF. Lưu thiết kế: File -> Save As. Sẽ hiển thị cửa sổ Save As (hình 5.26), ta đưa tên file phù hợp. Hình 5.26: Lưu file của đồ thị xung (DFF Waveform).