Giáo trình Lắp ráp mạch kỹ thuật số - Phần 1

ứng thì ta có bảng karnaugh của hàm. Đặc điểm chung: các ô kề cận nhau, đối xứng nhau chỉ khác nhau ở một biến. Hay nói khác đi là các ô chỉ khác nhau ở một biến thì được gọi là kề nhau hoặc đối xứng nhau. * Bảng karnaugh 3 biến và 4 biến * Quy tắc vẽ bảng karnaugh như sau: - Để vẽ được bảng karnaugh ta dựa vào các biến. Nếu có n biến thì có 2n ô, mỗi ô tương ứng với 1 số hạng nhỏ nhất ví dụ n = 3 thì có 23 = 8 ô, n = 4 thì có 24 = 16 ô. 3. ĐƠN GIẢN BIỂU THỨC LOGIC: Trong việc thiết kế các khối chức năng logic, tìm ra được một sơ đồ logic đơn giản đáp ứng đầy đủ các yêu cầu của khối chức năng cần thiết kế, thì yêu cầu hàng đầu của công tác thiết kế các mạch điện tử là tính kinh tế và mạch phải có tính ổn định độ tin cậy cao. để đảm bảo các yêu cầu này thì sơ đồ logic phải bao gồm số các phần tử logic cơ bản ít nhất, các sơ đồ càng đơn giản càng có độ tin cậy và ổn định cao. để xây dựng được một sơ đồ như vậy chúng ta phải tìm ra được một phương trình logic tối giản mô tả đúng chức năng logic của mạch điện tử cần thiết kế. các hàm logic mà ta thường gặp thường không phải là dạng tối giản, nếu ta xây dựng mạch dựa trên phương trình này thì sẽ tốn kém vì phải dùng nhiều phần 0 00 01 11 10 0 1 2 3 4 5 6 7 AB C 1 0 00 01 11 10 00 01 11 10 1 3 2 4 5 7 6 8 9 10 11 12 13 14 15 AB CD 21 tử linh kiện logic, sơ đồ càng phức tạp độ ổn định, độ tin cậy càng kém xác suất hư hỏng càng tăng. vì thế trước khi xây dựng mạch bao giờ cũng phải tìm cách rút gọn hàm đưa phương trình biểu diễn về dạng tối giản. phương trình ở dạng tối giản khi các số hạng phải là ít nhất và số biến trong mỗi số hạng cũng phải là ít nhất. 3.1.Đơn giản biểu thức logic bằng phương pháp đại số Áp dụng các định luật của đại số logic để đơn giản hàm logic sao cho hàm cuối cùng là tối giản, thực hiện hàm cần ít phần tử logic cơ bản nhất. vì trong thực tế các biểu thức logic rất đa dạng, từ một hàm logic cũng có thể biểu diễn theo nhiều cách khác nhau nên khó có thể tìm ra một quy trình tồi ưu để tìm ra được một biểu thức logic tối giản một cách nhanh nhất. tuy nhiên, nếu nắm chắc các định luật của đại số boole và có kinh nghiệm chúng ta có thể thu được kết qủa tốt. + Một số công thức thường dùng: C AABBCC AAB 4) B AB B   AA AABAAAAB )3 )2)1 Từ công thức (4) ta có hệ quả: C AABBCDC  AAB ví dụ: tối thiểu hoá hàm logic sau: a) B A B A C B AC B  )( CCAF b) A )C B BC C BA(BC CB C C  )()( BABBCAF c) C AB C AB AB )CB A( AB F :HoÆc C AB )B B AC( AB C B BC C A AB C B C A AB  F B A C C A B) A C A C(B C) B C A B (A B A C B C A CB B A B A C B CB B A   B F 3.2. Rút gọn biểu thức logic bằng bìa Karnaugh: a. Cho hàm dạng chuẩn tắc tuyển: Phương pháp này được tiến hành theo các bước sau: 1. Biểu diễn hàm đã cho trên bảng karnaugh. 2. Kết hợp thành từng nhóm 2n ô gồm các ô có giá trị bằng “1” hoặc “x” kế cận hoặc đối xứng nhau tạo thành một vòng kín trên bảng karnaugh. khi kết hợp các ô cần tuân theo quy tắc sau: 22 - Các ô kế cận hoặc đối xứng nhau là các ô chỉ khác nhau 1 bit. - Số ô chứa trong 1 nhóm phải là tối đa (2n ô với n là tối đa). - Trong mỗi nhóm phải có ít nhất một ô chứa giá trị “1” không nằm trong nhóm khác, nhóm nào bao gồm các ô chứa giá trị “1” đều đã có trong nhóm khác thì nhóm đó là thừa, mặt khác mỗi ô chứa giá trị “1” có thể được sử dụng để kết hợp nhiều lần. - Phải đảm bảo tất cả các ô chứa giá trị “1” đều được kết hợp và số nhóm kết hợp phải là tối thiểu. 3. Nhóm 2n ô sẽ bỏ đi được n biến đó là những biến vừa xuất hiện ở cả dạng trực tiếp lẫn dạng đảo , số hạng tạo thành là tích các biến còn lại (gọi là tích cực tiểu). kết quả là tổng các số hạng tạo thành từ các nhóm được kết hợp (dạng tổng các tích). 4. Trong một số trường hợp, có thể có nhiều cách kết hợp, nghĩa là có thể có nhiều hàm tối thiểu. những hàm tối thiểu này cần được so sánh, kiểm tra để chọn ra hàm tối thiểu thực sự. Ví dụ 1: Cho hàm  mCBAF )5,2,1,0(),,( Hãy tối thiểu hoá hàm bằng bảng karnaugh. Giải: Kết hợp các ô như bảng bên ta được ít nhất 2 nhóm phủ hết các ô chứa giá trị “1” của hàm, các ô đó ở kề nhau hoặc đối xứng nhau. Ta được hàm rút gọn sau: C C BAF  Ví dụ 2: Cho hàm B D C B ACD B D C B AAAF  . Hãy tối thiểu hoá hàm bằng bảng karnaugh. 1 0 00 01 11 10 0 1 2 3 4 5 6 7 1 1 1 AB C 1 23 Giải: Kết hợp các ô như bảng bên ta được ít nhất 3 nhóm phủ hết các ô chứa giá trị “1” của hàm. Ta được hàm rút gọn sau: C B D BABF  Ví dụ 3: Cho hàm 1 N víi 15),10,11,13,(0,2,3,8,9 m ),,,( DCBAF ( Với A là trọng số lớn nhất , D là trọng số nhỏ nhất). Hãy tối thiểu hoá hàm bằng bảng karnaugh. Giải: Ta được hàm rút gọn sau: AD  BF b. Cho hàm dạng chuẩn tắc hội: Phương pháp tương tự như hàm ở dạng chuẩn tắc tuyển, chỉ khác là thay các ô chứa giá trị “1” bằng các ô chứa giá trị “0” và thay tổng các tích bằng tích các tổng khi biểu diễn hàm. Ví dụ 4: Cho hàm 1 N víi  )14,12,7,6,5,4(),,,( DCBAF . Hãy tối thiểu hoá hàm bằng bảng karnaugh. Giải: 1 0 00 01 11 10 00 01 11 10 1 3 2 4 5 7 6 8 9 10 11 12 13 14 15 1 1 1 1 1 1 AB CD 0 00 01 11 10 00 01 1 4 5 8 9 12 13 AB CD x 0 0 0 1 0 00 01 11 10 00 01 11 10 1 3 2 4 5 7 6 8 9 10 11 12 13 14 15 1 1 1 1 1 1 AB CD x 1 1 24 Ta được hàm rút gọn sau: ))(( DBBAF  Tuỳ thuộc vào yêu cầu thiết kế (loại phần tử sử dụng) mà ta lựa chọn phương pháp tối thiểu cho phù hợp. chẳng hạn, chỉ dùng cổng nand thì phương trình viết dưới dạng tổng các tích, chỉ dùng cổng nor thì phương trình viết dưới dạng tích các tổng sau đó dùng luật phủ định của phủ định và định lý morgan để biến đổi phương trình. 4. PHƯƠNG PHÁP THIẾT KẾ MẠCH LOGIC: Phương pháp thiết kế logic là các bước cơ bản tìm ra sơ đồ mạch điện logic từ yêu cầu nhiệm vụ logic đã cho. Hình 1.18: là quá trình thiết kế nói chung của mạch tổ hợp trong đó bao gồm 4 bước chính. a. Phân tích yêu cầu: Vấn đề logic thực Bảng trạng thái Bảng Karnaugh ực Biểu thức logic Tối thiểu hóa Tối thiểu hóa Biểu thức logic Sơ đồ logic thực Hình 1.18: Các bước thiết kế mạch logic 25 Yêu cầu nhiệm vụ thiết kế của vấn đề logic thực có thể là một đoạn văn, cũng có thể là một bài toán logic cụ thể : Nhiệm vụ phân tích là xác định cái nào là biến số đầu vào, cái nào là hàm đầu ravaf mối quan hệ giữa chúng với nhau. b. Kê bảng trạng thái: Nói chung đầu tiên, chúng ta lietj kê thành bảng về quan hệ tương ứng nhau giữa trnagj thái đầu vào và trạng thái đầu ra. Đó là bảng kê yêu cầu chức năng logic, gọi tắt là bảng trạng thái, tức là dùng các con số 0 và số 1 biểu thị các trạng thái tương ứng của đầu vào và đầu ra. Kết quả ta có bảng trạng thái các giá trị thực logic gọi tắt là bảng trạng thái. Đó chính là hình thức đại số của yêu cầu thiết kế. c. Tiến hành tối thiểu hóa: Nếu biến số tương đối ít thì có thể dùng phương pháp hình vẽ. Nếu số biến nhiều khi đó không tiện dùng phương pháp hình vẽ thì dùng phương pháp đại số. a. Vẽ sơ đồ logic: Kết quả của việc tối thiểu hóa là các biểu thức logic. Căn cứ vào biểu thức logic ta có thể lựa chọn loại cổng logic cụ thể để tiện cho việc vẽ sơ đồ logic. 5. GIỚI THIỆU IC: Ứng với các cổng logic cơ bản thì ta có thể thấy được hình dạng thực tế của chúng được tíc hợp thành các IC sau: + IC cổng AND 2 đầu vào VI MẠCH 7408/74LS08 26 + IC cổng OR 2 đầu vào VI MẠCH 7432/74LS32 + IC cổng NOT 1 đầu vào VI MẠCH 7404/74LS04 + IC cổng NAND đầu vào VI MẠCH 7400/74LS00 14 13 12 11 10 9 8 1 2 3 4 5 6 7 IC 7432/74LS32 1A 1B 1Y 2A 2B 2Y GND VCC 4B 4A 4Y 3B 3A 3Y IC 7404/74LS04 14 13 12 11 10 9 8 1 2 3 4 5 6 7 1A 1Y 2A 2Y 3A 3Y GND VCC 6A 6Y 5A 5Y 4A 4Y 1 2 3 4 5 6 7 14 13 12 11 10 9 8 IC 7400/74LS00 Vcc 4B 4A 4Y 3B 3A 3Y 1A 1B 1Y 2A 2B 2Y GND 27 + IC cổng NOR 2 đầu vào VI MẠCH 7402/74LS02 + IC cổng XOR 2 đầu vào VI MẠCH 7486/74LS86 + IC cổng XNOR 2 đầu vào VI MẠCH 74726/74LS726 14 13 12 11 10 9 8 1 2 3 4 5 6 7 IC 7402/74LS02 Vcc 4Y 4B 4A 3Y 3B 3A 1Y 1A 1B 2Y 2A 2B GND 14 13 12 11 10 9 8 1 2 3 4 5 6 7 +VCC GND IC 7486 14 13 12 11 10 9 8 1 2 3 4 5 6 7 +VCC GND IC 74726 28 BÀI TẬP: 1. Đổi các số thập phân dưới đây sang hệ nhị phân và hệ thập lục phân : a/ 12 b/ 24 c/ 192 d/ 2079 e/ 15492 f/ 0,25 g/ 0,375 h/ 0,376 i/ 17,150 j/ 192,1875 2. Đổi sang hệ thập phân và mã BCD các số nhị phân sau đây: a/ 1011 b/ 10110 c/ 101,1 d/ 0,1101 e/ 0,001 f/ 110,01 g/ 1011011 h/ 10101101011 3. Đổi các số thập lục phân dưới đây sang hệ 10 và hệ 8: a/ FF b/ 1A c/ 789 d/ 0,13 e/ ABCD,EF 4. Đổi các số nhị phân dưới đây sang hệ 8 và hệ 16: a/ 111001001,001110001 b/ 10101110001,00011010101 c/ 1010101011001100,1010110010101 d/ 1111011100001,01010111001 5. Mã hóa số thập phân dưới đây dùng mã BCD : a/ 12 b/ 192 c/ 2079 d/15436 e/ 0,375 f/ 17,250 6.chứng minh các đẳng thức sau: C AABBCC AAB 4) B AB B   AA AABAAAAB )3 )2)1 7. hãy tìm hàm đảo của các hàm logic dưới đây (dùng định lý de morgan và các định luật): ABDCCDAc DCCBDBBa   BAFd./ D CBA.F /. ABFb./ BD);)(ACD B A(F /. 8. Chứng minh bằng đại số các biểu thức sau: a/ A.B  A .B  A .B  A. B b/ A.B  A .C  (A  C)(A  B) c/ A.C  B.C  A .C  B.C d/ (A  B)(A  C)(B  C)  (A  B)(A  C) 29 e/ (A  C)(B  C)  (A  C)(B  C) 9. Rút gọn các hàm dưới đây bằng phương pháp đại số (A = MSB) a/ f1 = ABC + A B C + AB C D b/ f2 = (A+BC) + A ( B + C )(AD+C) c/ f3 = (A+B+C)(A+B+C )( A +B+C)( A +B+ C ) d/ f4(A,B,C,D) = (0,3,4,7,8,9,14,15) e/ f5 = A B + AC + BC f/ f6 = (A+ C )(B+C)(A+B) 10. Dùng bảng Karnaugh rút gọn các hàm sau: (A = MSB) a/ F(A,B,C) = F(1,3,4) b/ F(A,B,C) = F(1,3,7) c/ FA,B,C) = F(0,3,4,6,7) d/ F(A,B,C) = F(1,3,4) . Các tổ hợp biến 6,7 cho hàm không xác định e/ F(A,B,C,D) = F(5,7,13,15) f/ F(A,B,C,D) = F(0,4,8,12) g/ F(A,B,C,D) = F(0,2,8,10) h/ F(A,B,C,D) = F(0,2,5,6,9,11,13,14) i/ F(A,B,C,D) = F(0,1,5,9,10,15) j/ F(A,B,C,D) = F (0,5,9,10) với các tổ hợp biến (2,3,8,15) cho hàm không xác định. k/ f(A,B,C,D,E) = F(2,7,9,11,12,13,15,18,22,24,25,27,28,29,31) 30 BÀI 2: VI MẠCH SỐ THÔNG DỤNG 1. Họ TTL: 1.1. Cơ sở của việc hình thành cổng logic họ TTL: Trong quá trình phát triển của công nghệ chế tạo mạch số ta có các họ: RTL (Resistor- transistor logic), DCTL (Direct couple-transistor logic), RCTL (Resistor- Capacitor-transistor logic), DTL (Diod-transistor logic), ECL (Emitter- couple logic) v.v.... Đến bây giờ tồn tại hai họ có nhiều tính năng kỹ thuật cao như thời trễ truyền nhỏ, tiêu hao công suất ít, đó là họ TTL (transistor-transistor logic) dùng công nghệ chế tạo BJT và họ MOS (Công nghệ chế tạo MOS) Dưới đây, lần lượt khảo sát các cổng logic của hai họ TTL và MOS 1.2. Cấu trúc cơ bản của họ TTL: Lấy cổng NAND 3 ngã vào làm thí dụ để thấy cấu tạo và vận hành của một cổng cơ bản Hình 2.1: cấu trúc của họ TTL Khi một trong các ngõ vào A, B, C xuống mức không T1 dẫn đưa đến T2 ngưng, T3 ngưng, ngã ra Y lên cao; khi cả 3 ngõ vào lên cao, T1 ngưng, T2 dẫn, T3 dẫn, ngõ ra Y xuống thấp. Đó chính là kết quả của cổng NAND. Tụ CL trong mạch chính là tụ ký sinh tạo bởi sự kết hợp giữa ngã ra của mạch (tầng thúc) với ngã vào của tầng tải, khi mạch hoạt động tụ sẽ nạp điện qua R4 (lúc T3 ngưng) 31 và phóng qua T3 khi transistor này dẫn do đó thời trễ truyền của mạch quyết định bởi R4 và CL, khi R4 nhỏ mạch hoạt động nhanh nhưng công suất tiêu thụ lúc đó lớn, muốn giảm công suất phải tăng R4 nhưng như vậy thời trễ truyền sẽ lớn hơn (mạch giao hoán chậm hơn). Để giải quyết khuyết điểm này đồng thời thỏa mãn một số yêu cầu khác , người ta đã chế tạo các cổng logic với các kiểu ngã ra khác nhau. 1.3. Đặc điểm và các thông số cơ bản: Các IC số họ TTL được sản xuất lần đầu tiên vào năm 1964 bởi hãng Texas Instrument Corporation của Mỹ, lấy số hiệu là 74XXXX & 54XXXX. Sự khác biệt giữa 2 họ 74XXXX và 54 XXXX chỉ ở hai điểm: 74: VCC = 5 ± 0,5 V và khoảng nhiệt độ hoạt động từ 0 o C đến 70o C 54: VCC=5 ± 0,25 V và khoảng nhiệt độ hoạt động từ -55 o C đến 125o C Các tính chất khác hoàn toàn giống nhau nếu chúng có cùng số. Trước số 74 thường có thêm ký hiệu để chỉ hãng sản xuất. Thí dụ SN của hãng Texas, DM của National Semiconductor, S của Signetics Ngoài ra trong quá trình phát triển, các thông số kỹ thuật (nhất là tích số công suất vận tốc) luôn được cải tiến và ta có các loạt khác nhau: 74 chuẩn, 74L (Low power), 74 H (High speed), 74S (Schottky), 74LS (Low power Schottky), 74AS (Advance Schottky), 74ALS (Advance Low power Schottky), 74F (Fast, Fair ild). 32 Bảng 2.1 cho thấy một số tính chất của các loạt kể trên: Thông số kỹ thuật 74 74L 74H 74S 74L S 74AS 74ALS 74F Thời trễ truyền (ns) Công suất tiêu tán (mW) Tích số công suất vận tốc (pJ) Tần số xung CK max (MHz) Fan Out (cùng loạt) Điện thế VOH(min) VOL (max) VIH (min) VIL (max) 9 10 90 35 10 2,4 0,4 2,0 0,8 33 1 33 3 20 2,4 0,4 2,0 0,7 6 23 138 50 10 2,4 0,4 2,0 0,8 3 20 60 125 20 2,7 0,5 2,0 0,8 9,5 2 19 45 20 2,7 0,5 2,0 0,8 1,7 8 13,6 200 40 2,5 0,5 2,0 0,8 4 1,2 4,8 70 20 2,5 0,4 2,0 0,8 3 6 18 100 33 2,5 0,5 2,0 0,8 - Loạt 74S: Các transistor trong mạch được mắc thêm một Diod Schottky giữa hai cực CB với mục đích giảm thời gian chuyển trạng thái của transistor do đó làm giảm thời trễ truyền. - Loạt 74AS và 74ALS là cải tiến của 74S để làm giảm hơn nữa giá trị tích số Công suất - Vận tốc. - Loạt 74F: Dùng kỹ thuật đặc biệt làm giảm diện dung ký sinh do đó cải thiện thời trễ truyền của cổng. 1.4. TTL Schottky: Hình 2.2: Cấu trúc TTL Schottky 33 R4 trong mạch cơ bản được thay thế bởi cụm T4, RC và Diod D, trong đó RC có trị rất nhỏ, không đáng kể. T2 bây giờ giữ vai trò mạch đảo pha: khi T2 dẫn thì T3 dẫn và T4 ngưng, Y xuống thấp, khi T2 ngưng thì T3 ngưng và T4 dẫn, ngã ra Y lên cao. Tụ CL nạp điện qua T4 khi T4 dẫn và phóng qua T3 (dẫn), thời hằng mạch rất nhỏ và kết quả là thời trễ truyền nhỏ. Ngoài ra do T3 & T4 luân phiên ngưng tương ứng với 2 trạng thái của ngã ra nên công suất tiêu thụ giảm đáng kể. Diod D có tác dụng nâng điện thế cực B của T4 lên để bảo đảm khi T3 dẫn thì T4 ngưng. Mạch này có khuyết điểm là không thể nối chung nhiều ngã ra của các cổng khác nhau vì có thể gây hư hỏng khi các trạng thái logic của các cổng này khác nhau. 1.5. TTL có cực thu hở: Hình 2.3: Cấu trúc TTL có cực thu hở Ngõ ra cực thu để hở có một số lợi điểm sau: - Cho phép kết nối các ngã ra của nhiều cổng khác nhau, nhưng khi sử dụng phải mắc một điện trở từ ngã ra lên nguồn Vcc, gọi là điện trở kéo lên, trị số của điện trở này có thể được chọn lớn hay nhỏ tùy theo yêu cầu có lợi về mặt công suất hay tốc độ làm việc. Điểm nối chung của các ngã ra có tác dụng như một cổng AND nên ta gọi là điểm AND (Hình 2.4) - Người ta cũng chế tạo các IC ngã ra có cực thu để hở cho phép điện trở kéo lên mắc vào nguồn điện thế cao, dùng cho các tải đặc biệt hoặc dùng tạo sự giao tiếp giữa họ TTL với CMOS dùng nguồn cao. 34 Thí dụ IC 7406 là loại cổng đảo có ngã ra cực thu để hở có thể mắc lên nguồn 24v Hình 2.4: TTL dùng cổng AND Hình 2.5: TTL dùng FF 1.6. TTL có ngõ ra ba trạng thái: Mạch (Hình 2.6) là một cổng đảo có ngã ra 3 trạng thái, trong đó T4 & T5 được mắc Darlington để cấp dòng ra lớn cho tải. Diod D nối vào ngã vào C để điều khiển. Hoạt động của mạch giải thích như sau: - Khi C=1, Diod D ngưng dẫn, mạch hoạt động như một cổng đảo - Khi C=0, Diod D dẫn, cực thu T2 bị ghim áp ở mức thấp nên T3, T4 & T5 đều ngưng, ngã ra mạch ở trạng thái tổng trở cao. Ký hiệu của cổng đảo ngã ra 3 trạng thái, có ngã điều khiển C tác động mức cao và bảng sự thật cho ở (H 2.7) Hình 2.6: Cấu trúc TTL có ngõ ra ba trạng thái Hình 2.7 : Ký hiệu 35 Cũng có các cổng đảo và cổng đệm 3 trạng thái với ngã điều khiển C tác động mức thấp mà SV có thể tự vẽ ký hiệu và bảng sự thật. (H 2.8) là một ứng dụng của cổng đệm có ngã ra 3 trạng thái: Mạch chọn dữ liệu Hình 2.8: Ứng dụng cổng đệm ngõ ra ba trạng thái Vận chuyển: Ứng với một giá trị địa chỉ AB , một ngã ra mạch giải mã địa chỉ được tác động (lên cao) cho phép một cổng mở và dữ liệu ở ngã vào cổng đó được truyền ra ngã ra. Thí dụ khi AB = 00, Y0 = 1 (Y1=Y2=Y3=0) G1 mở, D0 truyền qua G1 đến ngã ra, trong lúc G2, G3, G4 đóng, có ngã ra ở trạng thái Z cao, không ảnh hưởng đến hoạt động của mạch. 2. Họ CMOS: 2.1. Đặc trưng của các vi mạch số họ CMOS: Gồm các IC số dùng công nghệ chế tạo của transistor MOSFET loại tăng, kênh N và kênh P . Với transistor kênh N ta có NMOS, transistor kênh P ta có PMOS và nếu dùng cả hai loại transistor kênh P & N ta có CMOS. Tính năng kỹ thuật của loại NMOS và PMOS có thể nói là giống nhau, trừ nguồn cấp điện có chiều ngược với nhau do đó ta chỉ xét loại NMOS và CMOS. Các transistor MOS dùng trong IC số cũng chỉ hoạt động ở một trong 2 trạng thái: dẫn hoặc ngưng. - Khi dẫn, tùy theo nồng độ pha của chất bán dẫn mà transistor có nội trở rất nhỏ (từ vài chục Ω đến hàng trăm KΩ) tương đương với một khóa đóng. 36 - Khi ngưng, transistor có nội trở rất lớn (hàng 1010Ω), tương đương với một khóa hở. 2.2. Cấu trúc COMS của các cổng logic cơ bản: Họ CMOS sử dụng hai loại transistor kênh N và P với mục đích cải thiện tích số công suất vận tốc, mặc dù khả năng tích hợp thấp hơn loại N và P. (H 2 .9a), (H 2 .9b) và (H2.9 c) là các cổng NOT, NAND và NOR họ CMOS Bảng 2.2 cho thấy quan hệ điện thế của các ngã vào , ra cổng NOT Vin T1 T2 Vou t VDD (logic1) ROFF=10 10 Ω RON = 1KΩ 0V (logic 0) 0V (logic0) RON = 1KΩ ROFF=10 10 Ω VDD (logic 1) Ngoài ra vận hành của cổng NAND và NOR được giải thích như sau: + Cổng NAND: - Khi 2 ngã vào nối lên mức cao, T1 và T2 ngưng, T3 và T4 dẫn, ngã ra xuống thấp. - Khi có 1 ngã vào nối xuống mức thấp, một trong 2 transistor T3 hoặc T4 ngưng, một trong 2 transistor T1 hoặc T2 dẫn, ngã ra lên cao. Đó chính là kết quả của Hình 2.9: Cấu trúc cơ bản CMOS a b c 37 cổng NAND 2 ngã vào. + Cổng NOR: - Khi 2 ngã vào nối xuống mức thấp, T1và T2 dẫn, T3 và T4 ngưng, ngã ra lên cao. - Khi có 1 ngã vào nối lên mức cao, một trong 2 transistor T3 hoặc T4 dẫn, một trong 2 transistor T1 hoặc T2 ngưng, ngã ra xuống thấp. Đó chính là kết quả của cổng NOR 2 ngã vào. 2.3. Các thông số cơ bản của các vi mạch số họ CMOS: Một số tính chất chung của các cổng logic họ MOS (NMOS, PMOS và CMOS) có thể kể ra như sau: - Nguồn cấp điện :VDD từ 3V đến 15V - Mức logic: VOL (max) = 0V VOH (min) = VDD VIL (max) = 30% VDD VIH (min) = 70%VDD - Lề nhiễu : VNH = 30%VDD VNL = 30%VDD Với nguồn 5V, lề nhiễu khỏang 1,5V, rất lớn so với họ TTL. - Thời trễ truyền tương đối lớn, khỏang vài chục ns, do điện dung ký sinh ở ngõ vào và tổng trở ra của transistor khá lớn. - Công suất tiêu tán tương đối nhỏ, hàng nW, do dòng qua transistor MOS rất nhỏ. - Số Fan Out: 50 UL Do tổng trở vào của transistor MOS rất lớn nên dòng tải cho các cổng họ MOS rất nhỏ, do đó số Fan Out của họ MOS rất lớn, tuy nhiên khi mắc nhiều tầng tải vào một tầng thúc thì điện dung ký sinh tăng lên (gồm nhiều tụ mắc song song) ảnh hưởng đến thời gian giao hoán của mạch nên khi dùng ở tần số cao người ta giới hạn số Fan Out là 50, nghĩa là một cổng MOS có thể cấp dòng cho 50 cổng tải cùng loạt. - Như đã nói ở trên, CMOS có cải thiện thời trễ truyền so với loại NMOS và PMOS, tuy nhiên mật độ tích hợp của CMOS thì nhỏ hơn hai loại này. Dù sao so với họ TTL thì mật độ tích hợp của họ MOS nói chung lớn hơn rất nhiều, do đó họ MOS rất thích hợp để chế tạo dưới dạng LSI và VLSI. + Các loạt CMOS 38 CMOS có hai ký hiệu: 4XXX do hảng RCA chế tạo và 14XXX của hảng MOTOROLA, có hai loạt 4XXXA (14XXXA) và 4XXXB (14XXXB), loạt B ra đời sau có cải thiện dòng ra. Ngoài ra còn có các loạt : - 74C : CMOS có cùng sơ đồ chân và chức năng với IC TTL nếu có cùng số. Thí dụ IC 74C74 là IC gồm 2 FF D tác động bởi cạnh xung đồng hồ giống như IC 7474 của TTL. Hầu hết (nhưng không tất cả) các thông số của loạt 74C giống với 74 TTL nên ta có thể thay thế 2 loại này cho nhau được. - 74HC (High speed CMOS), 74HCT: Đây là loạt cải tiến của 74C, tốc độ giao hoán có thể so sánh với 74LS, riêng 74HCT thì hoàn toàn tương thích với TTL kể cả các mức logic. Đây là loạt IC CMOS được dùng rộng rãi. - 74AC và 74ACT (Advance CMOS) cải tiến của 74 HC và HCT về mặt nhiễu bằng cách sắp xếp lại thứ tự các chân, do đó nó không tương thích với TTL về sơ đồ chân. 3. Giao tiếp giữa các họ logic Giao tiếp là thực hiện việc kết nối ngã ra của một mạch hay hệ thống với ngã vào của mạch hay hệ thống khác. Do tính chất về điện khác nhau giữa hai họ TTL và CMOS nên việc giao tiếp giữa chúng trong nhiều trường hợp không thể nối trực tiếp được mà phải nhờ một mạch trung gian nối giữa tầng thúc và tầng tải sao cho điện thế tín hiệu ra ở tầng thúc phù hợp với tín hiệu vào của tầng tải và dòng điện tầng thúc phải đủ cấp cho tầng tải. Có thể nói điều kiện để thúc trực tiếp - Khi dòng điện ra của tầng thúc lớn hơn hoặc bằng dòng điện vào của tầng tải ở cả hai trạng thái thấp và cao. - Khi hiệu thế ngã ra của tầng thúc ở hai trạng thái thấp và cao phù hợp với điện thế vào của tầng tải. Như vậy, trước khi xét các trường hợp cụ thể ta xem qua bảng kê các thông số của hai họ IC 3.1. TTL kích thích CMOS: - TTL thúc CMOS dùng điện thế thấp (VDD = 5V): 39 Dòng điện vào của CMOS có trị rất nhỏ so với dòng ra của các loạt TTL, vậy về dòng điện không có vấn đề Tuy nhiên khi so sánh hiệu thế ra của TTL với hiệu thế vào của CMOS ta thấy VOH(max) của tất cả các loạt TTL đều khá thấp so với VIH(min) của TTL, như vậy phải có biện pháp nâng hiệu thế ra của TTL lên. Điều này thực hiện được bằng một điện trở kéo lên mắc ở ngã ra của IC TTL (H 3.33) - TTL thúc 74 HCT: Như đã nói trước đây, riêng loạt 74HCT là loạt CMOS được thiết kế tương thích với TTL nên có thể thực hiện kết nối mà không cần điện trở kéo lên. - TTL thúc CMOS dùng nguồn cao (VDD = +10V) Ngay cả khi dùng điện trở kéo lên, điện thế ngã ra mức cao của TTL vẫn không đủ cấp cho ngã vào CMOS, người ta phải dùng một cổng đệm có ngã ra để hở có thể dùng nguồn cao (Thí dụ IC 7407) để thực hiện sự giao tiếp (H 3.34) 3.2 . CMOS thích TTL: - CMOS thúc TTL ở trạng thái cao: Khi Cmoc kích thích TTL ở trạng thái cao cho thấy điện thế ra và dòng điện ra mức cao của CMOS đủ để cấp cho TTL Vậy không có vấn đề ở trạng thái cao - CMOS thúc TTL ở trạng thái thấp: Dòng điện vào ở trạng thái thấp của TTL thay đổi trong khoảng từ 100 μA đến 2 mA. Hai loạt 74HC và 74HCT có thể nhận dòng 4 mA . Vậy hai loạt này có thể giao Hình 2.10: Giao tiếp giữa TTL và CMOS 40 tiếp với một IC TTL mà không có vấn đề. Tuy nhiên, với loạt 4000B, IOL rất nhỏ không đủ để giao tiếp với ngay cả một IC TTL, người ta phải dùng một cổng đệm để nâng dòng tải của loạt 4000B trước khi thúc vài IC 74LS (H2.11) - CMOS dùng nguồn cao thúc TTL: Có một số IC loạt 74LS được chế tạo đặc biệt có thể nhận điện thế ngã vào cao khoảng 15V có thể được thúc trực tiếp bởi CMOS dùng nguồn cao, tuy nhiên đa số IC TTL không có tính chất này, vậy để có thể giao tiếp với CMOS dùng nguồn cao, người ta phải dùng cổng đệm để hạ điện thế ra xuống cho phù hợp với IC TTL Vài thí dụ dùng cổng thiết kế mạch 1. Dùng cổng NAND 2 ngã vào thiết kế mạch tạo hàm Y = f(A,B,C) =1 khi thỏa các điều kiện sau: a. A=0, B=1 và C=1 b. A=1, B=1 bất chấp C Giải Dự vào điều kiện của bài toán ta có bảng sự thật của hàm Y Hình 2.11: Giao tiếp giữa CMOS và TTL 41 A B C Y 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 1 0 0 1 1 Y =AB+BC Để dùng tòan cổng NAND tạo hàm, ta dùng định lý De Morgan, biến đổi hàm Y: BCBBCABYY .A Và mạch có dạng 2. Cho mạch như hình vẽ: 42 a./ Viết biểu thức hàm Y theo các biến A,B,C. b./ Rút gọn hàm logic này c./ Thay thế mạch trên bằng một mạch chỉ gồm cổng NAND 2 ngã vào Giải a./ Ta có DBACBACBAY .....  b./ Rút gọn Y= A .B.C + A B.C + A .BD = B.C(A + A) + A .BD = B.C + A .BD = B(C + A D) c./ Vẽ mạch thay thế dùng cổng NAND 2 ngã vào Trước nhất ta vẽ mạch tương ứng hàm rút gọn, sau đó dùng biến đổi cổng 4. Sơ lược về PLA và PAL 4.1 PAL: PAL được cấu trúc từ các mảng AND lập trình được và các mảng OR được gắn cứng, đồng thời mỗi đầu ra của mảng OR lập trình được dẫn bởi khối logic gọi là Macrocell như trong hình 2.12. 43 Hình 2.12 – Cấu trúc PAL Hình 2.13 minh họa cho ta thấy một macrocell (MC). Mỗi macrocell chứa một flip– flop, bộ mux2 và mux8 và cổng logic ba trạng thái. Tín hiệu điều khiển của mux4 có thể được lập trình để cho phép dẫn tín hiệu lần lượt qua các đầu vào 0, 1, 2, 3 của bộ mux4 và gửi ra ngoài cổng giao tiếp IO. Tùy thuộc vào cấu hình này mà tín hiệu có thể được gửi ra ngoài IO hay không. Hình 2.13 – Cấu trúc Macrocell 44 Nhờ có cấu trúc macrocell mà PAL có thể được sử dụng không những để thực hiện các hàm logic tổ hợp mà cả các hàm logic tuần tự. 4.2 PLA: Cấu trúc PLA khác cấu trúc PAL là ở chỗ PLA có thể lập trình ở cả hai ma trận AND và ma trận OR (hình 2.14). Hình 2.14 – Cấu trúc PLA 5. BÀI TẬP 1. Thiết kế mạch thực hiện các hàm sau đây dùng toàn cổng NAND 2 ngã vào: a./ f(A,B,C) = 1 nếu (ABC) là số chẵn. b./ f(A,B,C) = 1 nếu có ít nhất 2 biến = 1. c./ f(A,B,C) = 1 nếu số nhị phân (ABC)2 > 5. d./ f(A,B,C) = 1 nếu số biến có giá trị 1 là số chẵn. e./ f(A,B,C) = 1 nếu có một và chỉ một biến = 1. 45 A B C F 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 0 1 1 0 1 1 2. Thiết kế mạch gồm 2 ngã vào D, E và 2 ngã ra P, C thỏa các điều kiện sau đây: - Nếu E = 1 D = 0 ⇒ P = 1, C = 0 - Nếu E = 1 D = 1 ⇒ P = 0, C = 1 - Nếu E = 0 D bất kỳ ⇒ P = 1, C = 1 3. Hàm logic F(A, B, C) thỏa tính chất sau đây : F(A,B,C) = 1 nếu có một và chỉ một biến bằng 1 a- Lập bảng sự thật cho hàm F. b- Vẽ mạch logic tạo hàm F. 4. Thiết Kế mạch tạo hàm Y = A .B.C + A B.C + A .BC bằng các cổng NAND 2 ngã vào 5. Hàm F(A,B,C) xác đinh bởi bảng sự thật a- Dùng bản đồ Karnaugh rút gọn hàm F. b- Vẽ sơ đồ mạch logic thực hiện hàm F. c- Vẽ lại mạch chỉ dùng cổng NOR hai ngã vào. 6. Rút gọn hàm logic : F(A,B,C,D) = Σ(0,1, 2, 4, 5, 8), A = MSB. Hàm không xác định với các tổ hợp biến (3,7,10). Dùng số cổng NOR ít nhất để thực hiện mạch tạo hàm trên. 7. Hàm f(A,B,C) =1 khi số biến = 1 là số chẵn 46 - Viết biểu thức logic của hàm f(A,B,C) theo tổ hợp biến A,B,C. - Dùng các cổng EX-OR để thực hiện mạch tạo hàm trên. 8. Một mạch tổ hợp nhận vào một số nhị phân A=A3A2A1A0 (A0 là LSB) tạo ra ở ngã ra Y ở mức cao khi và chỉ khi 0010<A<1000. Hãy thiết kế mạch với: a) Cấu trúc NAND-NAND. b) Toàn cổng NAND 2 ngã vào. 47 BÀI 3: MẠCH TỔ HỢP Giới thiệu: Bước tiếp theo trong sự phát triển của các mạch tích hợp, được thực hiện vào cuối những năm 1960, giới thiệu các thiết bị có chứa hàng trăm bán dẫn trên mỗi chip, được gọi là "medium-scale integration" (MSI). Trong chương này chúng ta đề cập đến các mạch logic tổ hợp, tức là các mạch mà tín hiệu ở đầu ra chỉ phụ thuộc vào tín hiệu ở đầu vào của mạch tại thời điểm đang xét. Hoạt động của mạch tổ hợp được mô tả bằng các bảng trạng thái hoặc bằng các hàm chuyển mạch logic đặc trưng cho quan hệ giữa các đại lượng vào và ra của hệ thống Trong chương 4 đề cập đến các mạch điện cụ thể thực hiện các chức năng khác nhau của hệ thống số. Các mạch điện này được thiết kế dựa trên các cổng logic tổ hợp. Các cổng logic này được tích hợp trong một IC cỡ vừa (MSI) Mục tiêu: - Trình bày được cấu trúc, nguyên lý của hệ thống mạch tổ hợp. - Nêu được các ứng dụng của mạch tổ hợp trong kỹ thuật. - Thiết kế, lắp ráp và khảo sát các mạch phân kênh dùng cổng lôgic. - Sử dụng DEMUX, Mux thiết kế mạch lôgic - Chủ động và sáng tạo trong học tập. Nội dung 1. Bộ dồn kênh (Mux) và Phân kênh (Demux): 1.1.Bộ dồn kênh 1.1.1 Tổng quát: Mạch hợp kênh số (digital multiplexer) là mạch logic chấp nhận nhiều đầu vào dữ liệu số, chọn ra một trong số chúng tại thời điểm xác định để chuyển đến đầu ra. hoạt động lộ trình từ đầu vào đến đầu ra do đầu vào select (còn gọi là đầu vào địa chỉ) chi phối. Sơ đồ chức năng của một bộ hợp kênh số tổng quát được cho trên hình 4.24. Đầu vào dữ liệu và đầu ra được vẽ ở dạng mũi tên 2 nét, hàm ý trên thực tế chúng có thể là 2 đường dữ liệu trở lên. 48 Bộ hợp kênh hoạt động như chuyển mạch nhiều vị trí, trong đó mã dạng số áp đến đầu vào select sẽ cho phép đầu vào dữ liệu nào được chuyển đến đầu ra. nếu có n đầu vào dữ liệu thì cần có n địa chỉ khác nhau bằng cách sử dụng n ký số nhị phân tuân theo điều kiện 2n  n. Hình 3.1: Cấu trúc bộ ghép kênh 1.1.2. Mạch ghép 2 kênh sang 1 (mux 2 : 1) Với 2 đầu vào dữ liệu D0, D1 và 1 đầu vào địa chỉ S. - Ký hiệu: - Bảng trạng thái: D S F D2 D3 0 1 D0 D1 - Phương trình logic: 10 SDDSF  - Sơ đồ logic : 49 Hình 3.2: Sơ đồ logic mạch ghép kênh 2:1 Một trong những nơi ứng dụng mux 2 đầu vào là hệ thống máy vi tính sử dụng hai tín hiệu master clock khác nhau: xung nhịp tốc độ cao đối với một số chương trình, xung nhịp tốc độ thấp cho số khác. hai xung nhịp này được đưa vào hai đầu vào dữ liệu (d0 và d1). tín hiệu từ phần logic điều khiển của máy vi tính sẽ kích thích đầu vào s, để đầu vào này quyết định tín hiệu xung nhịp nào xuất hiện tại đầu ra f định lộ trình đến mạch khác trong máy. 1.1.3. Mạch ghép 4 kênh sang 1(mux 4 : 1) Đầu vào dữ liệu d0, d1, d2, d3 và đầu vào địa chỉ s1, s0. hai đầu vào địa chỉ sẽ tạo ra 4 tổ hợp khả dĩ, mỗi đầu vào dữ liệu bị chi phối bởi 1 tổ hợp khác nhau của các mức ở đầu vào địa chỉ. - Ký hiệu: Hình 3.3: Cấu trúc bộ ghép kênh 4:1 - Bảng trạng thái: Bảng 6.10 D0 D1 D2 D3 S1 S0 F D0 0 0 0 0 0 d0 50 0 0 0 D1 0 0 0 D2 0 0 0 D3 0 1 1 1 0 1 d1 d2 d3 - Phương trình logic: 301201101001 S DSSDSSDSSDSF  - Sơ đồ logic Hình 3.4: Sơ đồ logic mạch ghép kênh 4:1 Có thể dùng mux 2:1 để tạo thành mux 4:1 như trên hình Hình 3.5: Cấu trúc bộ ghép kênh 4:1 từ 2:1 1.1.4 Bộ dồn kênh họ TTL Trước khi đi vào cấu trúc của mạch TTL cơ bản, xét một số mạch điện cũng có khả năng thực hiện chức năng logic như các cổng logic trong vi mạch TTL: 51 Mạch ở hình 3.6 hoạt động như một cổng AND. Thật vậy, chỉ khi cả hai đầu A và B đều nối với nguồn, tức là để mức cao, thì cả hai diode sẽ ngắt, do đó áp đầu ra Y sẽ phải ở mức cao. Ngược lại, khi có bất cứ một đầu vào nào ở thấp thì sẽ có diode dẫn, áp trên diode còn 0,6 hay 0,7V do đó ngõ ra Y sẽ ở mức thấp. Tiếp theo là một mạch thực hiện chức năng của một cổng logic bằng cách sử dụng trạng thái ngắt dẫn của transistor (hình 3.7). Hai ngõ vào là A và B, ngõ ra là Y. Phân cực từ hai đầu A, B để Q hoạt động ở trạng thái ngắt và dẫn bão hoà Cho A = 0, B = 0 Þ Q ngắt, Y = 1 A = 0, B = 1 Þ Q dẫn bão hoà, Y = 0 A = 1, B = 0 Þ Q dẫn bão hoà, Y = 0 A = 1, B = 1 Þ Q dẫn bão hoà, Y = 0 Có thể tóm tắt lại hoạt động của mạch qua bảng dưới đây Nghiệm lại thấy mạch thực hiện chức năng như một cổng logic NOR Vì có cấu tạo ở ngõ vào là điện trở, ngõ ra là transistor nên mạch NOR trên được xếp vào dạng mạch RTL 52 Với hình trên, nếu mạch chỉ có một ngõ vào A thì khi này sẽ có cổng NOT, còn khi thêm một tầng transistor trước ngõ ra thì sẽ có cổng OR Bây giờ để có cổng logic loại DTL, ta thay hai R bằng hai diode ở ngõ vào (hình 3.8) Khi A ở thấp, B ở thấp hay cả 2 ở thấp thì diode dẫn làm transistor ngắt do đó ngõ ra Y ở cao. Khi A và B ở cao thì cả hai diode ngắt => Q dẫn => y ra ở thấp Rõ ràng đây là 1 cổng NAND dạng DTL (diode ở đầu vào và transistor ở đầu ra) Các mạch RTL, DTL ở trên đều có khả năng thực hiện chức năng logic nhưng chỉ được sử dụng ở dạng đơn lẻ không được tích hợp thành IC chuyên dùng bởi vì ngoài chức năng logic cần phải đảm bảo người ta còn quan tâm tới các yếu tố khác như : Tốc độ chuyển mạch (mạch chuyển mạch nhanh và hoạt động được ở tần số cao không). Tổn hao năng lượng khi mạch hoạt động (mạch nóng, tiêu tán mất năng lượng dưới dạng nhiệt). Khả năng giao tiếp và thúc tải, thúc mạch khác. Khả năng chống các loại nhiễu không mong muốn xâm nhập vào mạch, làm sai mức logic. Chính vì thế mạch TTL đã ra đời, thay thế cho các mạch loại RTL, DTL. Mạch TTL ngoài transistor ngõ ra như ở các mạch trước thì nó còn sử dụng cả các transistor đầu vào, thêm một số cách nối đặc biệt khác, nhờ đó đã đảm bảo được nhiều yếu tố đã đề ra. Hình 3.9 là cấu trúc của một mạch logic TTL cơ bản : 53 Mạch này hoạt động như một cổng NAND. Hai ngõ vào là A và B được đặt ở cực phát của transistor Q1 (đây là transistor có nhiều cực phát có cấu trúc mạch tương đương như hình bên ) Hai diode mắc ngược từ 2 ngõ vào xuống mass dùng để giới hạn xung âm ngõ vào, nếu có, giúp bảo vệ các mối nối BE của Q1 Ngõ ra của cổng NAND được lấy ra ở giữa 2 transistor Q3 và Q4, sau diode D0 Q4 và D0 được thêm vào để hạn dòng cho Q3 khi nó dẫn bão hoà đồng thời giảm mất mát năng lượng toả ra trên R4 (trường hợp không có Q4,D0) khi Q3 dẫn. Điận áp cấp cho mạch này cũng như các mạch TTL khác thường luôn chuẩn là 5V Mạch hoạt động như sau : Khi A ở thấp, B ở thấp hay cả A và B ở thấp Q1 dẫn điện; phân cực mạch để áp sụt trên Q1 nhỏ sao cho Q2 không đủ dẫn; kéo theo Q3 ngắt. Như vậy nếu có tải ở ngoài thì dòng sẽ đi qua Q4, D0 ra tải xuống mass. Dòng này gọi là dòng ra mức cao kí hiệu là IOH Giả sử tải là một điện trở 3k9 thì dòng là: 54 Khi cả A và B đều ở cao, nên không thể có dòng ra A và B được, dòng từ nguồn Vcc sẽ qua R1, mối nối BC của Q1 thúc vào cực B làm Q2 dẫn bão. Nếu mắc tải từ nguồn Vcc tới ngõ ra Y thì dòng sẽ đổ qua tải, qua Q3 làm nó dẫn bão hoà luôn. Ngõ ra sẽ ở mức thấp vì áp ra chính là áp VCE của Q3 khoảng 0,2 đến 0,5V tuỳ dòng qua tải. Khi này ta có dòng ra mức thấp kí hiệu là IOL. Sở dĩ gọi là dòng ra vì dòng sinh ra khi cổng logic ở mức thấp (mặc dù dòng này là dòng chảy vào trong cổng logic) 1.2 Bộ phân kênh: 1.2.1 Tổng quát: Mạch tách kênh (Dmux) hoạt động ngược lại với mạch ghép kênh (Mux:) một đầu vào dữ liệu và phân phối dữ liệu cho nhiều đầu ra. Sơ đồ khối của bộ phân kênh số được cho trên hình 4.23. Mã đầu vào select quyết định truyền đầu vào dữ liệu (d) đến đầu ra nào. nói cách khác, bộ phân kênh lấy một nguồn dữ liệu vào và phân phối có chọn lọc đến 1 trong số n kênh ra, tương tự 1 chuyển mạch nhiều tiếp điểm. Hình 3.10: Cấu trúc bộ tách kênh Mạch tách kênh là gì? Bộ chuyển mạch phân kênh hay còn gọi là tách kênh, giải đa hợp (demultiplexer) có chức năng ngược lại với mạch dồn kênh tức là : tách kênh truyền thành 1 trong các kênh dữ liệu song song tuỳ vào mã chọn ngõ vào. Có thể xem mạch tách kênh giống như 1 công tắc cơ khí được điều khiển chuyển mạch bởi mã số. Tuỳ theo mã số được áp vào ngõ chọn mà dữ liệu từ 1 đường sẽ được đưa ra đường nào trong số các đường song song. 55 Các mạch tách kênh thường gặp là 1 sang 2, 1 sang 4, 1 sang 8, ...Nói chung từ 1 đường có thể đưa ra 2n đường, và số đường để chọn sẽ phải là n. Mục dưới sẽ nói đến mạch tách kênh 1 sang 4 2.1 Mạch tách kênh 1 sang 4 Hình 3.11 Mạch tách kênh 1 sang 4 Mạch tách kênh từ 1 đường sang 4 đường nên số ngõ chọn phải là 2 Khi ngõ cho phép G ở mức 1 thì nó cấm không cho phép dữ liệu vào được truyền ra ở bất kì ngõ nào nên tất cả các ngõ ra đều ở mức 0 Như vậy khi G = 0 BA = 00 dữ liệu S được đưa ra ngõ Y0, nếu S = 0 thì Y0 cũng bằng 0 và nếu S = 1 thì Y0 cũng bằng 1,tức là S được đưa tới Y0; các ngõ khác không đổi Tương tự với các tổ hợp BA khác thì lần lượt ra ở S sẽ là Y1, Y2, Y3 56 Biểu thức logic của các ngõ ra sẽ là : Y0 = G.B.A.S Y1 = G.B.A.S Y2 = G.B.A.S Y3 = G.B.A.S Từ đây có thể dùng cổng logic để thiết kế mạch tách kênh Hình 3.12 Cấu trúc của mạch tách kênh 1 sang 4 Ví dụ : Khảo sát IC 74LS155 Hình 3.13 Kí hiệu khối và chân ra của 74LS155 Trong cấu trúc của nó gồm 2 bộ tách kênh 1 sang 4, chúng có 2 ngõ chọn A0A1 chung, ngõ cho phép cũng có thể chung khi nối chân 2 nối với chân 15). Một lưu ý khác là bộ tách kênh đầu có ngõ ra đảo so với ngõ vào (dữ liệu vào chân 1 không đảo) còn bộ tách kênh thứ 2 thì ngõ vào và ngõ ra như nhau khi được tác động ( dữ liệu vào chân 14 đảo). Cấu trúc logic của mạch không khác gì so với mạch đã xét ở trên ngoài trừ mạch có thêm ngõ cho phép 57 Bảng sự thật của 74LS155 Mạch tách kênh hoạt động như mạch giải mã Nhiều mạch tách kênh còn có chức năng như 1 mạch giải mã. Thật vậy,vào dữ liệu S không được dùng như 1 ngõ vào dữ liệu nối tiếp mà lại dùng như ngõ vào cho phép còn các ngõ vào chọn CBA khi này lại được dùng như các ngõ vào dữ liệu và các ngõ ra vẫn giữ nguyên chức năng thì mạch đa hợp lại hoạt động như 1 mạch giải mã. Tuỳ thuộc mã dữ liệu áp vào ngõ C B A mà một trong các ngõ ra sẽ lên cao hay xuống thấp tuỳ cấu trúc mạch. Như vậy mạch tách kênh 1:4 như ở trên đã trở thành mạch giải mã 2 sang 4 . Thực tế ngoài ngõ S khi này trở thành ngõ cho phép giải mã, mạch trên sẽ phải cần một số ngõ điều khiển khác để cho phép mạch hoạt động giải mã hay tách kênh; còn cấu tạo logic của chúng hoàn toàn tương thích nhau. Hình sau cho phép dùng mạch tách kênh 1 sang 4 để giải mã 2 sang 4 Hình 3.14 Mạch tách kênh hoạt động như mạch giải mã 58 Tương tự ta cũng có các loại mạch khác như vừa tách kênh 1:8 vừa giải mã 3:8, tách kênh 1:16/giải mã 4:16 2.2 Một số IC giải mã tách kênh hay dùng Khảo sát IC tách kênh/giải mã tiêu biểu 74LS138  74LS138 là IC MSI giải mã 3 đường sang 8 đường hay tách kênh 1 đường sang 8 đường thường dùng và có hoạt động logic tiêu biểu, nó còn thường được dùng như mạch giải mã địa chỉ trong các mạch điều khiển và trong máy tính.  Sơ đồ chân và kí hiệu logic như hình dưới đây : Hình 3.15 Kí hiệu khối và chân ra của 74LS138  Trong đó o A0, A1, A2 là 3 đường địa chỉ ngõ vào o E1, E2 là các ngõ vào cho phép (tác động mức thấp) o E3 là ngõ vào cho phép tác động mức cao o O0 đến O7 là 8 ngõ ra (tác động ở mức thấp ) 59 Hình 3.16 Cấu trúc bên trong 74LS138  Hoạt động giải mã như sau : Đưa dữ liệu nhị phân 3bit vào ở C, B, A(LSB), lấy dữ liệu ra ở các ngõ O0 đến O7; ngõ cho phép E2 và E3 đặt mức thấp, ngõ cho phép E1 đặt ở mức cao. Chẳng hạn khi CBA là 001 thì ngõ O1 xuống thấp còn các ngõ ra khác đều ở cao.  Hoạt động tách kênh : Dữ liệu vào nối tiếp vào ngõ E2, hay E3 (với ngõ còn lại đặt ở thấp). Đặt G = 1 để cho phép tách kênh. Như vậy dữ liệu ra song song vẫn lấy ra ở các ngõ O0 đến O7. Chẳng hạn nếu mã chọn là 001thì dữ liệu nối tiếp S sẽ ra ở ngõ O1 và không bị đảo.  Mở rộng đường giải mã : 74LS138 dùng thêm 1 cổng đảo còn cho phép giải mã địa chỉ từ 5 sang 32 đường (đủ dùng trong giải mã địa chỉ của máy vi tính). Hình ghép nối như sau : 60 Hình 3.17 Ghép 4 IC 74LS138 để có mạch giải mã 5 đường sang 32 đường *Các IC giải mã tách kênh khác : o Ngoài 74LS155 và 74LS138 được nói đến ở trên ra còn một số IC cũng có chức năng giải mã/tách kênh được kể ra ở đây là o 74139/LS139 gồm 2 bộ giải mã 2 sang 4 hay 2 bộ tách kênh 1 sang 4, chúng có ngõ cho phép (tác động mức thấp) và ngõ chọn riêng o 74154/LS154 bộ giải mã 4 sang 16 đường hay tách kênh 1 sang 16 đường o 74159/LS159 giống như 74154 nhưng có ngõ ra cực thu để hở o 74155/LS155 như đã khảo sát ở trên : gồm 2 bộ giải mã 2 sang 4 hay 2 bộ tách kênh 1 sang 4. Đặc biệt 74155 còn có thể hoạt động như 1 bộ giải mã 3 sang 8 hay tách kênh 1 sang 8 khi nối chung ngõ cho phép với ngõ vào dữ liệu nối tiếp và nối chung 2 ngõ chọn lại với nhau. o 74156/LS156 giống như 74155 nhưng có ngõ ra cực thu để hở. o Công nghệ CMOS cũng có các IC giải mã/tách kênh tương ứng như bên TTL chẳng hạn có 74HC/HCT138,...Hơn thế nữa nhiều IC họ CMOS còn cho phép truyền cả dữ liệu số lẫn dữ liệu tương tự. Một số IC được kể ra ở đây là o 74HC/HCT4051 dồn/tách kênh tương tự số 1 sang 8 và ngược lại o 74HC/HCT4052 dồn/tách kênh tương tự số 1 sang 4 và ngược lại o 74HC/HCT4053 dồn/tách kênh tương tự số 1 sang 2 và ngược lại 61 BÀI TẬP : 1. Thiết kế mạch mã hóa 32 đường sang 5 đường dùng IC 74148 và cổng logic. 2. Thiết kế mạch giải mã 4 đường sang 16 đường từ mạch giải mã 2 đường sang 4 đường có ngã vào cho phép. 3. Dùng một mạch giải mã 3 sang 8 đường, 2 cổng NAND 3 ngã vào và 1 cổng AND 2 ngã vào thực hiện các hàm sau: F1 = Σ(1,2,3) ; F2 = Σ(4,5,7) ; F3 = Σ(1,2,3,4,5,7) 4. Cài đặt các hàm sau dùng bộ dồn kênh (multiplexer) 4 → 1 (Dùng thêm cổng logic nếu cần) F1 = A B + ABC + BC + AC F2 = A ⊕ (BC) F3=∏(1,3,6) 5. Thiết kế mạch MUX 4 → 1 từ các MUX 2 → 1 6. Dùng 2 MUX 2 → 1 để thực hiện 1 MUX 3 → 1 như sau: AB = 00 chọn C AB = 01 chọn D AB =1X chọn E (Trường hợp này B không xac định). 7. Thực hiện hàm Z= AB +BC + CA - Giải mã 3 sang 8 đường (dùng thêm cổng logic nếu cần). - Đa hợp 4 → 1 (dùng thêm cổng logic nếu cần). - Hai mạch cộng bán phần và một cổng OR. 8. Bộ so sánh là gì? Hãy kê bảng trạng thái so sánh A = a1a0 và B = b1b0. Đầu ra là g,l ,m 62 BÀI 4: MẠCH TUẦN TỰ 1. Các loại FF cơ bản: * Mạch flip flop (FF) là phần tử có khả năng lưu trữ một trong hai trạng thái 0 hoặc 1. FF thường có nhiều đầu vào và 2 đầu ra có tính liên hợp (đầu này là đảo của đầu kia) ký hiệu Q và Q . Ký hiệu của các đầu vào tùy theo từng loại FF cụ thể Các đầu vào điều khiển Ký hiệu về tính tích cực trong mạch FF: Ký hiệu Tính tích cực Tích cực ở mức + Tích cực ở mức - Tích cực ở sườn + Tích cực ở sườn - 2. FLIP - FLOP S –R: 2.1. FF sử dụng cổng NAND Trigơ RS nói trên thuộc loại tác động cao. Có thể xây dựng trigơ SR có tác động thấp từ 2 cửa NAND a. Cấu trúc: 63 b. Nguyên lý: Khi R = 1, S = 0 khi đó Q =1 và hồi tiếp về cổng 2 nên cổng 2 có hai ngõ vào bằng 1 nên ngõ ra Q = 0. Khi R = 1, S = 0 khi đó Q = 1 và hồi tiếp về cổng 1 nên cổng 1 có hai ngõ vào bằng 1 vậy Q = 0. Khi R = S = 0. Khi đó Q = Q = 1 và đây là trạng thái cấm. Khi R = S = 1. Giả sử trạng thái trước đó có Q = 1, Q = 0 khi đó hồi tiếp về cổng 1 nên cổng 1 có một ngõ vào bằng 0 vậy Q = 1 nên S-RFF giữ nguyên trạng thái cũ. Như vậy gọi FF không đồng bộ bởi vì chỉ cần một trong hai ngõ vào S hay R thay đổi thì ngõ ra cúng thay đổi theo. c. Phương trình: Phương trình logic: nnn1n QRSQ  (2.1) d. bảng trạng thái: 2.2. FF S- R dùng cổng NOR: a. Cấu trúc: 1 2 Bảng 4.1 Bảng chức năng của FF dùng cổng NOR Hình 4.1: Flip – Flop S-R dùng cổng NAND 64 b. Nguyên lý: R- Reset: xóa S- Set: thiết đặt Sơ đồ logic, ký hiệu và bảng chân lý xây dựng từ cửa NOR Nếu R = S = 0 mạch hoạt động như một yếu tố trạng thái cân bằng. Do tính chất phản hồi khép kín mà đầu ra Q= 0 hay Q = 1. Giá trị 0 hay 1 là hoàn toàn ngẫu nhiên Từ sơ đồ logic ta dễ dàng thấy rằng chỉ cần thay đổi mức logic đầu và S hoặc R thì trigơ sẽ chọn 1 trạng thái cân bằng - Nếu S=1, R = 0 thì Q = 1 - Nếu S=0, R=1 thì đầu ra Q=0 Giản đồ thời gian của trigơ như hình vẽ dưới đây với đường nét đứt là đường chỉ nguyên nhân của sự thay đổi trạng thái c. Phương trình: Phương trình logic: nnn1n QRSQ  (2.2) d. bảng trạng thái: Hình 4.2: Flip – Flop S-R dùng cổng NOR 65 2.3.2. FF S-R TÁC ĐỘNG THEO XUNG NHỊP: a. Cấu trúc: b. Nguyên lý: Khi Ck = 0, các cổng 34 bị ngắt FF bị cấm , duy trì trạng thái cũ. Khi Ck = 1 các công 3,4 thông thì FF sẵn sàng tiếp thu tín hiệu và nó tiếp thu tín hiệu vào R,S. Luc này FF giống như một FF SR cơ bản. R= 0, S = 1, đầu ra cổng 3 có mức thấp FF lập ở trạng thái 1. Nếu R = 1, S = 0 đầu tại cổng 4 ở mức thấp khi đó FF bị xóa về trạng thái 0. Nếu R = 0, S = 0 thì các cổng 3,4 đều đưa ra mức cao khi đó FF giữ nguyên trạng thái cũ. Nếu R = 1, S = 1 thì các công 3,4 đưa ra mức thấp dẫn đến đầu ra Q và Q đều là mức cao, đó là trạng thái cấm. Vì vậy thấy rằng chức năng của phương trình đặc trưng giữa FF S-R có xung nhịp không có gì khác FF S-R cơ bản. c. Phương trình: Như ta đã phân tích nguyên lý trên thì ta thấy phương trình đặc trưng của FF S-R có xung nhịp không có gì khác FF S-R cơ bản. Phương trình logic: nnn1n QRSQ  (2.3) Bảng 4.2 Bảng chức năng của FF dùng cổng NOR R S CK Hình 4.3: Sơ đồ cấu trúc và kí hiệu S-R FF có xung nhịp 3 4 1 2 66 d. Bảng trạng thái: Từ nguyên lý và phương trình đặc trưng thì ta có bảng trạng thái sau: 3. FLIP - FLOP D: Flip – Flop D là mạch điện có chức năng thiết lập trạng thái 0 theo tín hiệu đầu vào D = 0 và thiết lập trạng thái 1 theo tín hiệu đầu vào D = 1 trong điều kiện phải có xung định thời. 3.1. Cấu trúc: E & & Q Q& & C D A B C a) cấu trúc D Q Q C b) ký hiệu 3.2. Nguyên lý hoạt động. Khi C = 0 thì cổng C và E ngắt FF duy trì trạng thái . Nếu C = 1 D = 0 thì đầu ra c ở mức cao, đầu ra E ở mức thấp FF ở trạng thái 0. nếu D = 1 thì đầu ra c ở mức thấp, đầu ra E ở mức cao FF ở trạng thái 1. vậy nếu có xung Cp và D ở mức nào thì FF ở mức đó. Qn+1 =D với đk C = 1 Bảng 4.3: Bảng trạng thái của FF S-R có xung nhịp Hình 4.4: Cấu trúc và kí hiêu FF - D 67 3.3. Phương trình: Theo như nguyên lý thì FF D trên đã thỏa mãn định nghĩa. Vì vậy ta có phương trình đặc trưng sau: Qn+1 =D (2.9) 3.4. Bảng trạng thái. D C Qn+1 L H L H H H X L Qn 4. FLIP-FLOP J-K: 4.1. Flip - Flop JK Là mạch điện có khả năng thiết lập trạng thái 0, trạng thái 1, chuyển đổi trạng thái và duy trì (nhớ) trạng thái căn cứ vào các tín hiệu đầu vào J, K và tín hiệu xung đồng hồ Ck. a. Cấu trúc: Q CLK QJ K Hình 4.5 b. Nguyên lý: J = 0, K = 1 với Ck là sườn âm thì Qn+1 = 0 J= 1, K = 0, với Ck là sườn âm thì Qn+1 = 1 J = 1,K = 1, với Ck là sườn âm thì Qn+1 = Qn chuyển đổi trạng thái J = 0, K = 0, với Ck là sườn âm thì Qn+1 = Qn giữ nguyên trạng thái. c. Phương trình: Qn+1 = J.Qn + K Qn (2.4) với điều kiện đã xuất hiện sườn âm của xung Ck. 68 d. Bảng trạng thái: Qn J K Qn+1 0 0 0 0 0 0 1 0 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 0 1 1 0 1 1 1 1 0 4.2. Flip - Flop JK Master Slave: a. Cấu trúc: Q Q A & & & & & & 1 B C D E F H G I J K C Master Slave & & a) cấu trúc Q CLK QJ K b) ký hiệu Loại FF S-R trước đây vẫn còn có sự ràng buộc giữa r và s, nguyên nhân chính là khi R = S = 1 đầu ra các cổng G, H đều ở mức thấp dẫn đến tình huống không mong muốn là cả Qm và Qm đều ở mức cao = 1. để loại bỏ trường hợp này người ta lấy tín hiệu ở đầu ra đưa trở lại đến các đầu vào của g và H vì Q và Q luôn có trạng thái ngược nhau. b. Nguyên lý hoạt động: Hình 4.5: Cấu trúc và ký hiệu Bảng 4.4: Bảng trạng thái của FF JK 69 Theo như sự trình bày trên đây về sự cải tiến của FF JK ta thấy hoạt động của nó giống như FF S-R master slave, chỉ khác bởi sự tương đương sau của các tín hiệu đầu vào: S = JQn (2.4) R = KQn (2.5) Vậy ta có: Qn+1 = S + RQn = J Qn + KQnQn (2.6) với điều kiện xuất hiện sườn âm của xung clock. và đây cũng là phương trình đặc trưng của FF JK c. Phương trình đặc trưng: Từ công thức 2.6 cho ta thấy FF JK nó phản ánh quan hệ logic giữa Qn+1 với Qn , J,K nhờ Qn và Qn phản hồi về cổng điều khiển G và H mà J và K không còn ràng buộc lẫn nhau. Vì Vậy ta có phương trình đặc trưng cho FF JK Qn+1 = J Qn + K Qn (2.7) 5. FLIP –FLOP T: FF – T là mạch điện có chức năng duy trì và chuyển đổi trạng thái tùy thuộc vào tín hiệu đầu vào. Trong điều kiện định thời của Ck. 5.1. Cấu trúc: 5.2. Nguyên lý: Khi T=0 FF giữ nguyên trạng thái Khi T=1 FF lật trạng thái (toggle) Như vậy mạch T FF thay đổi trạng thái tuần tự theo mỗi lần xung kích thích. J K T Hình 4.6: Cấu trúc và ký hiệu FF - T 70 Chú ý: Khi đầu vào T có thời gian tồn tại ở mức logic cao trong một khoảng dài hơn so với thời gian chuyển trạng thái (thời gian trễ) của mạch thì mạch sẽ tiếp tục lật trạng thái tới khi hết thời gian tồn tại ở mức logic cao của T, quá trình đó làm cho việc xác định chính xác mạch đang ở trạng thái nào là không thể, do đó chỉ có thể làm việc ở chế độ đồng bộ (vì thực tế thời gian tồn tại mức logic cao của T luôn lớn hơn rất nhiều thời gian trễ của mạch) 5.3. Phương trình: Từ nguyên lý làm việc của FF – T ta đưa ra được phương trình đặc trưng của T-FF: Qn+1 = J Qn + K Qn = T Qn + T Qn = TQn (2.8) 5.4 Bảng trạng thái: T-FF là một trigơ có 2 đầu ra và 1 đầu vào T. T-FF có bảng thái như sau: Qn T Qn+1 0 0 0 0 1 1 1 0 1 1 1 0 BÀI TẬP: 1. Viết bảng chân lý của các Flip –Flop JK,D, Tcó hai đầu vào không đồng bộ, chân Pr và CL tác động ở mức thấp 2. Vẽ tín hiệu Q trên các giản đồ thời gian cho ở hình a, b, c, d. Bảng 4.5: Bảng trạng thái của FF T 71 3. Cho sơ đồ logic dưới đây hãy vẽ dạng song đầu ra theo dạng song đầu vào Cp và Vi đã cho. 4. Xét sơ đồ logic dưới đay hãy vẽ dạng song đầu ra tương ứng voíư dạng sóng đầu vào Cp và Vi. 72 5. Cho các mạch điện như sơ đồ dưới đây và các dạng sóng A, B, C. Hãy viết biểu thức hàm logic và vẽ dạng sóng của các Q1, Q2, Q3