Bài giảng Kỹ thuật điện tử (Bản đầy đủ)

ủa chuyển tiếp PN này. 1-4: Một diode silicon có dòng bão hoà là 0.1pA ở 20oC. Tìm dòng qua diode khi nó được phân cực thuận ở 0.55V. Tính lại dòng qua diode khi t = 100oC. Giả sử n = 1. 1-5: Dòng phân cực thuận trong chuyển tiếp PN là 1.5mA ở 27oC. Nếu Is = 2.4x10-14A và n = 1, tìm điện áp phân cực thuận. 1-6: Dòng thuận trong một chuyển tiếp PN là 22mA khi áp phân cực thuận là 0.64V. Nếu VT = 26mV và n = 1, tìm Is. 1 CHƯƠNG 2: DIODE BÁN DẪN 2-1 Sử dụng đặc tuyến V-A ở hình 1-1, hãy xác định (bằng hình vẽ) giá trị điện trở AC gần đúng khi dòng qua diode là 0,1 mA. Làm lại với điện áp trên diode là 0,64 V. Diode này là silicon hay germanium? Hình 1-1 (Bài tập 1-1) ĐS ≈320 Ω; ≈16 Ω; silicon. 2-2 Xác định điện trở DC của diode tại các điểm được chỉ ra ở bài tập 1-1. ĐS 5,4 kΩ; 183 Ω 2-3 Xác định (bằng công thức) điện trở AC gần đúng của diode tại các điểm được chỉ ra ở bài tập 1-1 (bỏ qua điện trở bulk). ĐS 260 Ω; 7,43 Ω 2-4 Một diode có dòng điện 440 nA chạy từ cathode sang anode khi phân cực ngược với điện áp là 8V. Tìm điện trở DC của diode? ĐS 18,18 MΩ 2-5 Cho mạch ở hình 1-2. Khi chỉnh điện trở có giá trị 230 Ω thì đo được điện áp là 0,68 V. Khi chỉnh điện trở có giá trị 150 Ω thì đo được điện áp là 0,69 V. Trong cá hai trường hợp, nguồn áp DC cố định là 10 V. a. Hỏi điện trở DC của diode là bao nhiêu ở mỗi lần đo? b. Hỏi điện trở AC của diode là bao nhiêu khi thay đổi điện áp trên diode từ 0,68 V lên 0,69 V? Hình 1-2 (Bài tập 1-5) 2 ĐS (a) 36,20 Ω; 24,01 Ω (b) 1,005 Ω 2-6 Cho mạch ở hình 1-3. Xác định điện áp rơi trên diode và điện trở DC? Biết rằng điện trở R = 220 Ω và I = 51,63 mA Hình 1-3 (Bài tập 1-6) ĐS 0,6414 V; 12,42 Ω 2-7 Cho mạch như hình 1-4. Cho điện áp rơi trên diode Si phân cực thuận là 0,7 V và điện áp rơi trên diode Ge phân cực thuận là 0,3 V. Giá trị nguồn áp là 9V. a. Nếu diode D1 và D2 là diode Si. Tìm dòng I? b. Làm lại câu (a) nếu D1 là Si và D2 là Ge. Hình 1-4 (Bài tập 1-7) ĐS (a) 7,6 mA; (b) 8 mA 2-8 Cho mạch như hình 1-5. Cho diode loại germanium (điện áp rơi phân cực thuận là 0,3 V). Hãy xác định sai số phần trăm do việc bỏ qua điện áp rơi trên diode khi tính dòng I trong mạch. Biết rằng áp là 3V và điện trở là 470 Ω. Hình 1-5 (Bài tâp 1-8) ĐS 11,11% 2-9 Cho mạch ở hình 1-6. Cho Vγ = 0,65 V; E = 2 V; e = 0,25sinωt; R = 1,25 kΩ. a. Tìm dòng DC qua diode. b. Tìm điện trở AC của diode (giả sử diode ở nhiệt độ phòng). c. Viết biểu thức toán học (hàm theo thời gian) của dòng điện và điện áp tổng cộng trên diode. d. Giá trị dòng tối thiểu và tối đa qua diode là bao nhiêu? Hình 1-6 (Bài tập 1-9) ĐS (a) 1,08 mA; (b) 24,07 Ω; (c) i(t)=1,08+0,1962sinωt [mA]; vD(t)=0,65+0,00472sinωt [V]; (d) imax=1,276 mA; imin=0,8838 mA 3 2-10 Hình 1-7 là đặc tuyến V-A của diode trên mạch ở hình 1-19. a. Viết phương trình đường tải và vẽ lên hình. b. Xác định (bằng hình vẽ) điện áp và dòng điện diode tại điểm tĩnh Q. c. Xác định điện trở DC tại điểm Q. d. Xác định (bằng hình vẽ) giá trị dòng qua diode tối thiểu và tối đa. e. Xác định điện trở AC của diode. Hình 1-7 (Bài tập 1-10) -4 -3 ĐS (a) I = -8.10 .V + 1,6.10 ; (b) ID ≈ 1,12 mA; vD ≈ 0,62 V; (c) 554 Ω; (d) Imax ≈ 1,3 mA; Imin ≈ 0,82 mA; (e) 31,25 Ω 2-11 Diode Si trên mạch hình 1-8 có đặc tuyến lý tưởng(Vγ = 0.7V). Tìm giá trị đỉnh của dòng i(t) và áp v(t) trên điện trở. Vẽ dạng sóng cho e(t), i(t) và v(t). Hình 1-8 (Bài tập 1-11) ĐS Ip = -15,3 mA; VRP = -15,3 V 2-12 Diode nào trên hình 1-9 phân cực thuận và diode nào phân cực ngược? Hình 1-9 (Bài tập 1-12) ĐS (a) (c) (d) phân cực thuận; (b) phân cực ngược R1 M 2-13: Cho mạch ổn áp như hình 3: Zener có Vz = 12V khi 6mA <= Iz <= 40mA; 400 2 R1 = 400  , R2 = 600  Vs R2 D2 RL a) Tính mạch Thevenin nhìn từ MN về nguồn theo 600 Vs, R1, R2 1 N 4 b) Cho Vs = 40V, tính tầm thay đổi của RL để áp trên tải vẫn giữ ổn định ở 12V c) Cho RL = 1K, tính khoảng thay đổi của Vs để áp trên tải vẫn giữ ổn định ở 12V 2.14: Cho mạch như hình vẽ, diode zener có Vz = 15V, Ri Izmin = 10mA, Izmax = 50mA Nguồn Vs không ổn định có giá trị thay đổi từ 20V đến 2 30V. Tải RL có giá trị thay đổi từ 2K đến 5K. Vs D2 RL Tính tầm thay đổi của tài Ri để áp trên tải RL vẫn ổn định ở 15V 1 5 CHƯƠNG 3: TRANSITOR 3-1 Nếu dòng điện cực phát của BJT là 12,12 mA, cho β = 100, tìm dòng điện cực nền. ĐS 0,12 mA 3-2 Nếu BJT có dòng điện rò (ICBO) là 5 μA và dòng điện cực thu là 22 mA,  = 200 , tìm: a. α (chính xác) b. dòng điện cực phát c. α (gần đúng), khi bỏ qua ICBO ĐS (a) 0,995; (b) 22,1055 mA; (c) 0,9952 3-3 Cho họ đặc tuyến vào CB của BJT như hình 3-1. Nếu α = 0,95, tìm IC khi VBE = 0,72 V và VCB = 10V. Hình 3-1 (Bài tập 3-3) ĐS ≈ 7,6 mA 3-4 Một BJT có ICBO = 0,1 μA và ICEO = 16 μA. Tìm α. ĐS 0,99375 3-5 Một BJT NPN có họ đặc tuyến vào CE như hình 3-2 và họ đặc tuyến ra CE như hình 3-3. a. Tìm IC khi VBE = 0,7 V và VCE = 20V b. Tìm β tại điểm này (bỏ qua dòng điện rò) ĐS (a) ≈ 0,95; (b) ≈ 95 3-6 Trên mạch hình 3-4, tìm: a. IC khi VCB = 10V b. VCB khi IC = 1 mA ĐS (a) 1,515 mA; (b) 11,7 V 3-7 BJT Si trên hình 3-5 có họ đặc tuyến ra CB như hình 3-6. a. Vẽ đường tải lên họ đặc tuyến này và xác định (bằng đồ thị) VCB và IC tại điểm phân cực. b. Xác định điểm phân cực mà không dùng họ đặc tuyến. ĐS (a) 19,5 mA; 4,2 V (gần đúng); (b) 20 mA; 4 V 6 Hình 3-2 (Bài tập 3-5) Hình 3-3 (Bài tập 3-5) Hình 3-4 (Bài tập 3-6) Hình 3-5 (Bài tập 3-7) 3-8 Trên mạch hình 3-7, tìm: a. VCE khi IC = 1,5 mA b. IC khi VCE = 12 V 7 c. VCE khi IC = 0 ĐS (a) 16,95 V; (b) 2, 55 mA; (c) 24 V Hình 3-6 (Bài tập 3-7) Hình 3-7 (Bài tập 3-8) 3-9 BJT Si trên hình 3-8 có họ đặc tuyến ra CE như hình 3-9, giả sử β = 105. a. Vẽ đường tải trên họ đặc tuyến này và xác định (bằng đồ thị) VCE và IC tại điểm phân cực. b. Tìm giá trị gần đúng của ICEO của transistor. c. Tính VCE và IC tại điểm phân cực mà không sử dụng họ đặc tuyến. Hình 3-8 (Bài tập 3-9) 8 Hình 3-9 (Bài tập 3-9) ĐS (a) 42,5 mA; 3,8 V (gần đúng); (b) 1 mA (gần đúng); (c) 42 mA; 3,8 V 3-10 Tìm giá trị của RB trong mạch hình 3-10 làm cho transistor Si bão hòa. Giả sử rằng β = 100 và VCES = 0,3 V. ĐS 209,86 KΩ Hình 3-10 (Bài tập 3-10) 3-11 Ngõ vào mạch hình 3-11 là một xung 0 – E (V). Nếu BJT Si có β = 120; VCES = 0, tìm giá trị của E để BJT hoạt động ở chế độ khóa (lớp D). Hình 3-11 (Bài tập 3-11) ĐS ≥ 10 V 3-12 Tìm giá trị tĩnh của IC và VCE trong mạch ở hình 3-12. 9 Hình 3-12 (Bài tập 3-12) ĐS 1,98 mA; 10,05 V 3-13 Giá trị của IC trong mạch hình 3-12 sẽ bằng bao nhiêu nếu β thay đổi từ 120 thành 300. Phần trăm thay đổi của IC là bao nhiêu? ĐS 2 mA; 1,01% 2-14 a. Tìm giá trị độ lợi áp toàn phần (vL / vS) của tầng khuếch đại ở hình 3-13 b. Độ lợi này sẽ thay đổi bao nhiêu phần trăm nếu giá trị tĩnh của dòng điện tăng 10%. Hình 3-13 (Bài tập 3-14) ĐS (a) -183,8; (b) 9,8% 2-15 Cho mạch hình 3.14 a. Tính điểm tĩnh Q của BJT b. Tìm điện áp hiệu dụng (rms) trên tải vL ở mạch hình 3-14. c. Làm lại câu a nếu bỏ đi tụ thoát CE. ĐS (a) 1,12 V rms; (b) 18,25 mV rms Hình 3-14 (Bài tập 3-15) 10 2-16 BJT ở mạch hình 3-15 có họ đặc tuyến ra CE như hình 3-16. a. Vẽ đường tải DC và đường tải AC lên họ đặc tuyến ra. b. Xác định độ lợi áp của mạch nếu nguồn áp vào 24 mV p-p làm cho dòng điện cực nền thay đổi 20 μA Hình 3-15 (Bài tập 3-16) Hình 3-16 (Bài tập 3-16) ĐS (b) -58,3 2-17 BJT Si trong tầng khuấch đại trên mạch hình 3-17 có α = 0,99 và điện trở cực C là rc = 2,5 MΩ. Tìm: a. Điện trở vào của tầng khuếch đại. b. Điện trở ra của tầng khuếch đại. c. Độ lợi áp của tầng khuếch đại. d. Độ lợi dòng của tầng khuếch đại. 11 Hình 3-17 (Bài tập 3-17) ĐS (a) 23,06 Ω; (b) 19 KΩ; (c) 433,65; (d) 0,99 2-18 Tìm độ lợi áp của mạch khuếch đại ở hình 3-18, biết transistor là loại Ge. Hình 3-18 (Bài tập 3-18) ĐS 195,27 2-19 Tìm điện áp hiệu dụng (rms) trên tải vL ở mạch khuếch đại hình 3-19 khi RL có giá trị là: a. 1 KΩ b. 10 KΩ c. 100 KΩ Cho biết β = 100. Hình 3-19 (Bài tập 3-19) ĐS (a) 0,59 V rms; (b) 1,91 V rms; (c) 2,46 V rms 2-20 a. Cho mạch khuếch đại ở hình 3-20, tìm giá trị của RB để ngõ ra dao động p-p tối đa. b. Giá trị p-p tối đa của vS là bao nhiêu với RB tìm được ở câu a. 12 Hình 3-20 (Bài tập 3-20) ĐS (a) 601,7 KΩ; (b) 58,08 mV p-p 2-21 Cho mạch khuếch đại ở hình 3-21, tìm: a. Điện trở vào của tầng khuếch đại. b. Điện trở ra của tầng khuếch đại. c. Độ lợi áp của tầng khuếch đại. d. Độ lợi áp toàn phần của tầng khuếch đại. Hinh 3-21 (Bài tập 3-21) ĐS 2-22 Tìm điện áp ra ở mạch hình 3-22. Hình 3-22 (Bài tập 3-22) ĐS 2-23 Tìm hỗ dẫn của transistor trên mạch hình 3-23 ở nhiệt độ phòng, khi: a. RB = 330 KΩ và β = 50 b. RB = 330 KΩ và β = 150 c. RB = 220 KΩ và β = 50 Hinh 3-23 (Bài tập 3-23) 2-24 Vẽ sơ đồ mạch tương đương về AC của mạch khuếch đại ở hình 3-24 sử dụng mô hình hỗ dẫn của transistor,biết rằng β = 100 13 Hình 3-24 (Bài tập 3-24) ĐS βre = 1,08 KΩ; gm = 92,47 mS 2-25 Cho mạch hình 3.25 a) Tìm R1, R2 để ngỏ ra đạt điều kiện maxswing (biên độ cực đại không bị méo dạng). b) Tìm dòng tải IL và dòng collector IC xoay chiều trong trường hợp này: c) Tính độ lợi dòng Ai = IL/II Vcc = 10V R2 Rc 900 C1 -> oo IL C3 -> oo Q1  = 0.99 RL R1 Ii 900 100 Re C2 --> oo 0 Hình 3-25 (Bài tập 3-25) 3-26 Cho mạch hình 3.26, cho  = 100. a) Tìm Rc để điện áp ngỏ ra cực đại (điều kiện maxswing) b) Tính điểm Q và biên độ điện áp ngỏ ra khi đó c) Tính Rin, Rout khi đó Vcc = 10V R2 Rc C1 -> oo 9K C3 -> oo Q1 RL R1 Ii 1K 1K 100 Re C2 --> oo Rout Rin 0 Hình 3-26 (Bài tập 3-26) 14 2-26 Cho mạch hình 3-27, cho  = 100 a) Tính điểm tĩnh Q của mạch b) Tìm biên độ cực đại không méo dạng của điện áp vL. c) Tính A = VL/Ii, Rin, Rout Vcc = 25V Rc R2 1K 20K C1 -> oo Q1 C2 -> oo R1 + Ii RL 5K 2K Re VL 1K - 0 Rin Rout Hình 3-27 (Bài tập 3-27) 15 Bài tập chương 5 1. Tìm vo d/. a/. e/. b/. c/. f/. 2. Tìm vo theo Vi 3. Tìm vo1, vo2 theo V1 4. Tìm Vo theo Vi 5. Tìm vo1,vo2 và io theo V1,V2 6. Tìm VL và Vo2 theo Vi 7. Tìm Vo1,Vo2 và VL theo Vi 8. Tìm Vo1 và Vo theo V1,V2,V3,V4 9. Tìm Vo1 và Vo theo Vref 10. Tìm Vo theo V1,V2 11. Tìm Vo theo V1,V2 BÀI TẬP KỸ THUẬT SỐ Chương 1: Các hệ thống số đếm 1-1 Biểu diễn các số sau trong hệ nhị phân (binary) a. 23 b. 14 c. 27 d. 34 ĐS 1-2 Biểu diễn các số sau trong hệ nhị phân (binary) a. 23H b. 14H c. C06AH d. 5DEFH ĐS 1-3 Biểu diễn các số sau trong hệ thập phân (decimal) a. 01101001B b. 01111111B c. 10000000B d. 11111111B ĐS 1-4 Biểu diễn các số sau trong hệ thập phân (decimal) a. 1FH b. 10H c. FFH d. 03H ĐS 1-5 Biểu diễn các số sau trong hệ thập lục phân (hex) a. 100 b. 128 c. 127 d. 256 ĐS 1-6 Biểu diễn các số sau trong hệ thập lục phân (hex) a. 01111100B b. 10110001B c. 111100101011100000B d. 0110110100110111101B ĐS 1-7 Biểu diễn các số cho ở bài 1-1 và 1-3 thành hệ thập lục phân (hex). 1-8 Biểu diễn các số cho ở bài 1-2 và 1-6 thành hệ thập phân (decimal). 1-9 Biểu diễn các số cho ở bài 1-4 và 1-5 thành hệ nhị phân (binary). 1-10 Đổi các số sau sang hệ nhị phân a. 27,625 b. 12,6875 c. 6,345 d. 7,69 ĐS 1-11 Đổi các số sau sang hệ bát phân (octal) a. 1023H b. ABCDH c. 5EF,7AH d. C3,BF2H 1-12 Đổi các giá trị sau thành byte a. 2KB b. 4MB c. 128MB d. 1GB ĐS 1-13 Lấy bù 1 các số sau a. 01111010B b. 11101001B c. 00000000B d. 11111111B ĐS 1-14 Lấy bù 2 các số sau a. 10101100B b. 01010100B c. 00000000B d. 11111111B ĐS 1-15 Lấy bù 9 các số sau a. 3 b. 14 c. 26 d. 73 ĐS 1-16 Lấy bù 10 các số sau a. 7 b. 25 c. 62 d. 38 ĐS 1-17 Biểu diễn các số sau trong hệ nhị phân có dấu 4 bit a. 5 b. -5 c. 7 d. -8 ĐS 1-18 Biểu diễn các số sau trong hệ nhị phân có dấu 8 bit a. 5 b. -5 c. 34 d. -26 e. -128 f. 64 g. 127 ĐS 1-19 Cho các số nhị phân có dấu sau, hãy tìm giá trị của chúng a. 0111B b. 1000B c. 0000B d. 1111B e. 0011B f. 1100B g. 0111111B h. 00000000B i. 11111111B j. 10000000B ĐS 1-20 Cho các số nhị phân sau, hãy xác định giá trị của chúng nếu chúng là (i) số nhị phân không dấu; (ii) số nhị phân có dấu a. 0000B b. 0001B c. 0111B d. 1000B e. 1001B f. 1110B g. 1111B ĐS 1-21 Biểu diễn các số sau thành mã BCD (còn gọi là mã BCD 8421 hay mã BCD chuẩn) a. 2 b. 9 c. 10 d. 255 ĐS 1-22 Làm lại bài 1-21, nhưng đổi thành mã BCD 2421 (còn gọi là mã 2421) ĐS 1-23 Làm lại bài 1-21, nhưng đổi thành mã BCD quá 3 (còn gọi là mã quá 3 – XS3) ĐS 1-24 Cho các mã nhị phân sau, hãy đổi sang mã Gray a. 0111B b. 1000B c. 01101110B d. 11000101B ĐS 1-25 Cho các mã Gray sau, hãy đổi sang mã nhị phân a. 0110B b. 1111B c. 11010001B d. 00100111B ĐS 1-26 Cho các mã nhị phân sau, hãy xác định giá trị của chúng nếu chúng là (i) số nhị phân không dấu; (ii) số nhị phân có dấu; (iii) mã BCD; (iv) mã 2421; (v) mã quá 3; (vi) mã Gray a. 1000011B b. 110101B c. 1101100B d. 01000010B ĐS 1-27 Làm lại bài 1-26 với a. 10000101B b. 0101101B c. 10000000B d. 01111111B ĐS 1-28 Thực hiện các phép toán sau trên số nhị phân có dấu 4 bit a. 3+4 b. 4-5 c. -8+2 d. -4-3 1-29 Thực hiện các phép toán sau trên số nhị phân có dấu 4 bit, nếu kết quả bị tràn thì tìm cách khắc phục a. 5-7 b. 5+7 c. -2+6 d. -1-8 1-30 Thực hiện các phép toán sau trên số nhị phân có dấu 8 bit và cho biết kết quả có bị tràn hay không a. 15+109 b. 127-64 c. 64+64 d. -32-96 ĐS 1-31 Thực hiện các phép toán sau trên số BCD a. 36+45 b. 47+39 c. 66-41 d. 93-39 e. 47-48 f. 16-40 Chương 2: Đại số Boole 2-1 Chứng minh các đẳng thức sau bằng đại số a. AB + AD + BCD = (A + D)(A + C)(B + D) b. CD + BC + ABD = (A + C)(B + C)(B + D) c. Z + XY + XZ = (X + Z)(Y + Z) d. A ⊕ B = A ⊕ B e. AB(A ⊕ B ⊕ C) = ABC 2-2 Cho bảng chân trị sau CBAF1F2 0 0 0 0 1 0 0 1 0 0 0 1 0 1 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 1 1 1 0 0 1 1 1 1 1 0 a. Viết biểu thức của hàm F1 và F2 b. Viết biểu thức hàm F1 dưới dạng tích các tổng (POS) c. Viết biểu thức hàm F2 dưới dạng tổng các tích (SOP) d. Viết hàm F1 dưới dạng Σ và Π e. Viết hàm F2 dưới dạng Σ và Π 2-3 Cho bảng chân trị sau ABCF1F2 0 0 0 1 1 0 0 1 0 X 0 1 0 X 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 X 1 1 0 X X 1 1 1 0 0 a. Viết biểu thức các hàm F1 và F2 b. Viết dạng Σ và Π cho hàm F1 và F2 2-4 Cho các hàm sau F (A, B,C, D) = ABCD + ABD + ACD + A.C 1 F2 (A, B,C, D) = (B + C + D)(A + C + D)(B + D) Hãy lập bảng chân trị của F1 và F2 2-5 Cho các hàm sau F1 (A, B,C, D) = ∑(0,1,2,4,6,8,12) + d(3,13,15) F2 (A, B,C, D) = ∏(1,3,4,5,11,12,14,15).d(0,6,7,8) Hãy lập bảng chân trị của F1 và F2 2-6 Cho giản đồ xung sau A B C D F1 F2 F3 a. Viết biểu thức các hàm F1, F2 và F3 b. Viết dạng Σ và Π cho hàm F1, F2 và F3 2-7 Cho bảng chân trị sau A B C D F1 F2 0 0 0 0 1 1 0 0 0 1 0 1 0 0 1 0 0 0 0 0 1 1 0 1 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 0 0 0 1 1 1 0 1 1 X X X 1 0 a. Viết biểu thức các hàm F1 và F2 b. Viết dạng Σ và Π cho hàm F1 và F2 2-8 Biểu diễn các hàm đã cho trong các bài từ 2-2 đến 2-7 trên bìa Karnaugh 2-9 Cho sơ đồ mạch sau, hãy viết biểu thức chuẩn 1 và 2 của F1 và F2 Y F1 X Z F2 2-10 Cho sơ đồ mạch và giản đồ xung các tín hiệu vào như sau, hãy vẽ dạng tín hiệu F. A B C F A B C 2-11 Cho sơ đồ mạch như sau A Y0 B Y1 Y2 E Y3 D Lập bảng chân trị và viết các hàm trong các trường hợp sau a. E=0 và D=0 b. E=0 2-12 Tìm dạng chuấn 1 và 2 của các hàm sau F1 (X ,Y, Z) = XY + YZ + XZ F (X ,Y, Z) = XY + XZ 2 F3 (A, B,C) = A + C + AB F4 (A, B,C) = (A ⊕ B) + ABC 2-13 Dùng bìa Karnaugh rút gọn các hàm sau F1 (A, B,C, D) = ∑(0,1,2,4,5,8,10,12,14) F2 (A, B,C) = ∏(0).d(1,2,3,4,5,6,7) F3 (A, B,C, D) = ABCD + AB + A(C ⊕ D) + ABC + CD F4 (A, B,C, D, E) = ∏(1,3,4,5,6,9,12,14,20,21,22,25,28,29).d(13,16,30) 2-14 Dùng bìa Karnaugh rút gọn các hàm sau F1 (A, B,C, D) = ∑(1,2,4,7,9,15) + d(3,5) F2 (A, B,C, D) = ∑(0,1,2,4,5,8,10,11,14,15) F3 (A, B,C, D) = ∏(2,5,7,8,13,15).d(0,10) F4 (A, B,C, D) = ∏(0,2,4,5,6,8,10,12,13) 2-15 Cho hàm F(A,B,C,D) biểu diễn trên giản đồ xung như sau A B C D F a. Viết biểu thức chuẩn 2 của hàm F b. Biểu diễn hàm trên bìa Karnaugh c. Rút gọn hàm F và vẽ mạch thực hiện chỉ dùng cổng NAND 2-16 Rút gọn hàm sau và thực hiện bằng cổng NAND 2 ngõ vào F(A, B,C, D) = ∑(4,6,9,10,12,14) + d(8,11,13) 2-17 Rút gọn hàm sau và thực hiện bằng cổng NOR 2 ngõ vào F(A, B,C, D) = ∏(0,2,3,4,6,9,10,11).d(7,13,15) 2-14 Thực hiện hàm F(A, B,C, D) = B(C + D) + ACD chỉ dùng cổng NAND 2-15 Thực hiện hàm F(A, B,C, D) = (A + B)(C + BCD) chỉ dùng cổng NOR 2-16 Cho các hàm sau F1 (A, B,C, D) = A ⊕ B + (BCD + BCD)C + A ⊕ B + BDC F2 (A, B,C, D) = (A + C)(C + D) + ABD F3 (A, B,C, D) = AB + ABD(B + CD) a. Hãy biểu diễn các hàm trên bìa Karnaugh b. Viết biểu thức tích các tổng (POS) cho các hàm c. Rút gọn và vẽ mạch thực hiện dùng toàn cổng NAND 2-17 Cho các hàm sau F1 (A, B,C, D) = ∑(0,2,3,4,6,7,8) + d(5,12,14) F2 (A, B,C, D) = ∏(2,3,8,9,10,12,14,15).d(0,11,13) a. Rút gọn hàm F1 và thực hiện F1 dùng cấu trúc cổng AND-OR b. Rút gọn hàm F2 và thực hiện F2 dùng cấu trúc cổng OR-AND c. Thực hiện F1 dùng cấu trúc toàn NAND d. Thực hiện F2 dùng cấu trúc toàn NOR 2-18 Cho bảng chân trị sau G1 G2 X2 X1 X0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 0 X X X X 0 0 0 0 0 0 0 0 X 1 X X X 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 1 1 0 0 0 1 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 1 0 1 0 1 0 0 0 0 0 1 0 0 1 0 1 1 0 0 0 0 0 0 0 1 0 1 0 1 1 1 0 0 0 0 0 0 0 1 a. Viết biểu thức các hàm Y0 đến Y7 b. Vẽ sơ đồ logic của các hàm trên Chương 3: Hệ tổ hợp 3-1 Cho một hệ tổ hợp hoạt động theo bảng sau E X1 X0 Y0 Y1 Y2 Y3 1 X X 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 1 0 0 0 1 0 0 1 1 0 0 0 1 a. Thiết kế hệ tổ hợp này dùng cổng bất kỳ b. Dùng hệ tổ hợp đã thiết kế ở câu a (vẽ ở dạng sơ đồ khối) và các cổng logic thực hiện hàm F(A, B,C) = ∑(4,6) 3-2 Thiết kế mạch giải mã 2421 thành thập phân (mã 1 trong 10) a. Thực hiện bằng cổng logic b. Thực hiện bằng mạch giải mã (decoder) 4Æ16 có ngõ ra tích cực mức 1 3-3 Thiết kế mạch cộng bán phần (HA) thực hiện bằng cổng logic. Sau đó, chỉ dùng HA (vẽ ở dạng sơ đồ khối) để thực hiện phép tính (x+1)2, biết rằng x là số nhị phân 2 bit (x = x1x0). 3-4 Một mạch tổ hợp có 5 ngõ vào A, B, C, D, E và một ngõ ra Y. Ngõ vào là một từ mã thuộc bộ mã như sau EDCBA 0 0 0 0 0 0 0 1 1 1 0 1 0 0 0 0 1 1 1 1 1 0 0 0 0 1 0 1 1 1 1 1 0 0 0 1 1 1 1 1 a. Thiết kế mạch tổ hợp dùng cổng AND-OR sao cho Y=1 khi ngõ vào là một từ mã đúng và Y=0 khi ngõ vào là một từ mã sai. b. Thực hiện lại câu a chỉ dùng toàn cổng NAND 3-5 Cho một hệ tổ hợp hoạt động theo bảng sau E X1 X0 Y0 Y1 Y2 Y3 1 X X 1 1 1 1 0 0 0 0 1 1 1 0 0 1 1 0 1 1 0 1 0 1 1 0 1 0 1 1 1 1 1 0 a. Thiết kế hệ tổ hợp này dùng toàn cổng NOT và NAND 3 ngõ vào b. Dùng hệ tổ hợp đã thiết kế ở câu a (vẽ ở dạng sơ đồ khối) và một cổng AND 2 ngõ vào để thực hiện một hệ tổ hợp hoạt động theo giản đồ xung như sau (với U, V, W là các ngõ vào; Z là ngõ ra) U V W Z 3-6 Thực hiện mạch cộng toàn phần (FA) trên cơ sở mạch chọn kênh (Mux) 4Æ1 3-7 Lập bảng chân trị của mạch chọn kênh (Mux) 16Æ1. Sau đó, thực hiện mạch chọn kênh 16Æ1 trên cơ sở mạch chọn kênh 4Æ1. 3-8 Cho 4 bộ mã như sau A=a3a2a1a0 B=b3b2b1b0 C=c3c2c1c0 D=d3d2d1d0 Hãy thiết kế mạch chọn mã (với Y= y3y2y1y0 là ngõ ra) trên cơ sở mạch chọn kênh 4Æ1 theo bảng chân trị sau x1 x0 Y 0 0 A 0 1 B 1 0 C 1 1 D 3-9 Thiết kế mạch chuyển mã quá 3 thành nhị phân chỉ dùng vi mạch 7483 (mạch cộng 4 bit ). 3-10 Thiết kế mạch chuyển mã BCD 2 decade thành nhị phân chỉ dùng vi mạch 7483 (mạch cộng 4 bit ). 3-11 Thiết kế mạch giải mã BCD thành mã LED 7 đoạn anode chung dùng cổng logic 3-12 Làm lại bài trên dùng vi mạch 74154 (mạch giải mã 4Æ16) và các cổng cần thiết 3-13 Thiết kế mạch trừ hai số một bit, trong đó V là biến điều khiển, Ci-1 là số mượn ngõ vào, Ci là số mượn ngõ ra. Khi V=0 thì mạch thực hiện D=A-B, khi V=1 thì thực hiện D=B-A 3-14 Thiết kế mạch trừ hai số 3 bit A và B với biến điều khiển V, dựa trên cơ sở mạch trừ hai số một bit ở bài trên. 3-15 Thiết kế mạch trừ hai số 3 bit A và B sao cho kết quả luôn luôn dương. 3-16 Thiết kế mạch cộng/trừ hai số nhị phân 4 bit X và Y dùng vi mạch 7483 (mạch cộng 4 bit) và các cổng logic (nếu cần). Mạch có tín hiệu điều khiển là v, khi v=0 mạch thực hiện X+Y, khi v=1 mạch thực hiện X-Y 3-17 Chỉ sử dụng mạch cộng toàn phần FA, hãy thiết kế hệ tổ hợp có bảng chân trị sau x1 x0 y0 y1 y2 y3 0 0 0 1 0 0 0 1 1 0 1 0 1 0 1 0 1 0 1 1 0 1 1 1 3-18 Dùng vi mạch 7483 (mạch cộng 4 bit) và các cổng logic (nếu cần) để thiết kế mạch tổ hợp có hoạt động như sau x3 y3 x2 y2 x1 y1 x0 y0 C Nếu C=0 thì y3y2y1y0 = x3x2x1x0 Nếu C=1 thì y3y2y1y0 = bù 2 của x3x2x1x0 3-19 Cho hàm F với 4 biến vào. Hàm có trị bằng 1 nếu số lượng biến vào có trị bằng 1 nhiều hơn hoặc bằng số lượng biến có trị bằng 0. Ngược lại, hàm có trị bằng 0. a. Hãy biểu diễn hàm trên bìa Karnaugh b. Rút gọn hàm và vẽ mạch thực hiện dùng toàn cổng NAND 3-20 Thiết kế mạch chuyển mã nhị phân 4 bit sang mã BCD chỉ dùng vi mạch so sánh 4 bit (ngõ ra tích cực cao) và vi mạch cộng toàn phần FA. 3-21 Thiết kế mạch chuyển mã Gray 4 bit sang mã nhị phân, sử dụng a. Các cổng logic. b. Mạch giải mã (decoder) 4Æ16. 3-22 Thiết kế mạch chuyển mã BCD thành 7421 sử dụng decoder 4Æ16 có ngõ ra tích cực mức 0 và không quá 4 cổng NAND. 3-23 a. Thiết kế mạch so sánh hai số nhị phân một bit A và B với các ngõ ra tích cực mức 1 sử dụng cổng logic. b. Thiết kế mạch so sánh hai số nhị phân 4 bit X=x3x2x1x0 và Y=y3y2y1y0 sử dụng cổng logic. Biết rằng ngõ ra F=1 khi X=Y và F=0 khi X≠Y. c. Thực hiện mạch ở câu (b) chỉ dùng mạch so sánh đã thiết kế ở câu (a) và mộ cổng AND. Vẽ mạch ở dạng sơ đồ chức năng . 3-24 Mạch tổ hợp có chức năng chuyển từ mã BCD thành mã BCD quá 3. a. Thiết kế mạch sử dụng cấu trúc NOR-NOR. b. Thiết kế mạch sử dụng vi mạch 7483 (mạch cộng 4 bit). 3-25 Sử dụng các mạch chọn kênh (Mux) 8Æ1 và mạch chọn kênh 4Æ1 để thiết kế mạch chọn kênh 32Æ1. 3-26 Cho F là một hàm 4 biến A, B, C, D. Hàm F=1 nếu trị thập phân tương ứng với các biến của hàm chia hết cho 3 hoặc 5, ngược lại F=0. a. Lập bảng chân trị cho hàm F. b. Thực hiện hàm F bằng mạch chọn kênh (Mux) 16Æ1. c. Thực hiện hàm F bằng mạch chọn kênh (Mux) 8Æ1 và các cổng (nếu cần). d. Thực hiện hàm F bằng mạch chọn kênh (Mux) 4Æ1 và các cổng (nếu cần). e. Hãy biểu diễn hàm F trên bìa Karnaugh f. Hãy rút gọn F và thực hiện F chỉ dùng các mạch cộng bán phần HA. 3-27 Cho hàm F(A, B,C) = AB + BC + AC . Hãy thiết kế mạch thực hiện hàm F chỉ sử dụng a. Một vi mạch 74138 (decoder 3Æ8, ngõ ra tích cực thấp) và một cổng có tối đa 4 ngõ vào. b. Một vi mạch 74153 (mux 4Æ1, có ngõ cho phép tích cực thấp). c. Hai mạch cộng bán phần HA và một cổng OR. 3-28 Sử dụng một decoder 4Æ16 không có ngõ cho phép (enable) để thực hiện một decoder 3Æ8 có ngõ cho phép. Không sử dụng thêm cổng. 3-29 Sử dụng ba mạch chọn kênh (Mux) 2Æ1 để thực hiện một mạch chọn kênh 4Æ1. Không dùng thêm cổng. 3-30 Sử dụng hai vi mạch 74148 (mạch mã hóa 8Æ3) để thực hiện một mạch mã hóa (encoder) 16Æ4. Chương 4: Hệ tuần tự 4-1 Thiết kế mạch đếm nối tiếp mod 16 đếm lên dùng T-FF (xung clock cạnh lên, ngõ Pr và ngõ Cl tích cực mức thấp). 4-2 Thiết kế mạch đếm nối tiếp mod 16 đếm xuống dùng T-FF (xung clock cạnh lên, ngõ Pr và ngõ Cl tích cực mức thấp). 4-3 Dựa trên kết quả bài 4-1, thiết kế mạch đếm nối tiếp mod 10 đếm lên 0Æ1Æ2ÆÆ9Æ0Æ 4-4 Dựa trên kết quả bài 4-2, thiết kế mạch đếm nối tiếp mod 10 đếm xuống 15Æ14Æ13ÆÆ6Æ15Æ 4-5 Dựa trên kết quả bài 4-2, thiết kế mạch đếm nối tiếp mod 10 đếm xuống 9Æ8Æ7ÆÆ0Æ9Æ 4-6 Nếu sử dụng JK-FF hoặc D-FF thay cho T-FF trong các bài 4-1 và 4-2 thì thay đổi thế nào? 4-7 Thiết kế mạch đếm nối tiếp có nội dung thay đổi theo quy luật của mã 2421, sử dụng JK-FF (xung clock cạnh xuống, ngõ Pr và ngõ Cl tích cực mức cao) 4-8 Thiết kế mạch đếm nối tiếp lên/xuống 4 bit dùng T-FF (xung clock cạnh xuống) với biến điều khiển U / D . Khi U / D =1 thì mạch đếm lên, khi U / D =0 thì mạch đếm xuống. 4-9 Thiết kế mạch đếm song song dùng JK-FF (xung clock cạnh xuống) có dãy đếm như sau 000Æ010Æ011Æ100Æ110Æ111Æ000Æ 4-10 Làm lại bài 4-9 với yêu cầu các trạng thái không sử dụng trong dãy đếm được đưa về trạng thái 111 ở xung clock kế tiếp. 4-11 Làm lại bài 4-9 dùng D-FF. 4-12 Làm lại bài 4-9 dùng T-FF. 4-13 Làm lại bài 4-9 dùng SR-FF. 4-14 Thiết kế mạch đếm song song mod 10 có nội dung thay đổi theo quy luật của mã 2421 dùng T-FF. 4-15 Cho mạch đếm sau 11PR ABCPR 1 PR TQ TQ TQ CK CK CK CK Q Q Q CLR CLR CLR Hãy vẽ dạng sóng A, B, C theo CK và cho biết dung lượng đếm của mạch 4-16 Cho mạch đếm sau 1 A B C SQ SQ SQ CK CK CK 0 R Q R Q R Q CK a. Viết hàm kích thích (biểu thức các ngõ vào) cho mỗi FF. b. Vẽ graph (giản đồ) trạng thái của bộ đếm. c. Cho biết hệ số đếm của bộ đếm. d. Bộ đếm có tự kích được không? Giải thích? 4-17 Cho mạch đếm sau AB TQ TQ TQ CK CK CK Q Q Q CK a. Viết hàm kích thích (biểu thức các ngõ vào) cho mỗi FF. b. Lập bảng trạng thái chuyển đổi của mạch. c. Vẽ graph (giản đồ) trạng thái của bộ đếm. d. Bộ đếm có tự kích được không? Giải thích? 4-18 Cho mạch đếm sau AB TQ TQ CK CK Q Q CK a. Viết hàm kích thích (biểu thức các ngõ vào) cho mỗi FF. b. Lập bảng trạng thái chuyển đổi của mạch. c. Vẽ graph (giản đồ) trạng thái của bộ đếm và cho biết hệ số đếm. d. Vẽ giản đồ tín hiệu ra, giả sử trạng thái đầu là AB=11. e. Mạch có cần định trạng thái đầu hay không? Giải thích? f. Nếu cần xây dựng bộ đếm có mod 12 thì cần ghép nối tiếp thêm bao nhiêu FF? Có bao nhiêu cách ghép và vẽ mạch kết nối mỗi cách ghép. 4-19 Cho mạch đếm sau ACB TQ TQ TQ CK CK CK Q Q Q CK a. Viết hàm kích thích (biểu thức các ngõ vào) cho mỗi FF. b. Lập bảng trạng thái chuyển đổi của mạch. c. Vẽ graph (giản đồ) trạng thái của bộ đếm và cho biết hệ số đếm. d. Bộ đếm có tự kích được không? Giải thích? e. Vẽ giản đồ xung ở ngõ ra các FF theo xung CK, biết trạng thái đầu là ABC=011 4-20 Sử dụng một vi mạch 7490 để thực hiện mạch đếm mod 10. 4-21 Sử dụng một vi mạch 7492 để thực hiện mạch đếm mod 12. 4-22 Sử dụng một vi mạch 7493 để thực hiện mạch đếm mod 16. 4-23 Sử dụng một vi mạch 7490 để thực hiện mạch đếm mod 6. 4-24 Sử dụng hai vi mạch 7490 để thực hiện mạch đếm mod 60. Phụ lục A: Các vi mạch cổng và FF thông dụng 1 2 3 4 5 6 9 8 11 10 13 12 74LS04 74LS04 74LS04 74LS04 74LS04 74LS04 1 4 9 12 3 6 8 11 2 5 10 13 74LS08 74LS08 74LS08 74LS08 1 4 9 12 3 6 8 11 2 5 10 13 74LS00 74LS00 74LS00 74LS00 1 4 9 12 3 6 8 11 2 5 10 13 74LS32 74LS32 74LS32 74LS32 2 5 8 11 1 4 10 13 3 6 9 12 74LS02 74LS02 74LS02 74LS02 1 4 9 12 3 6 8 11 2 5 10 13 74LS86 74LS86 74LS86 74LS86 4 10 2 5 12 9 D Q D Q PR PR 3 11 CLK CLK 6 8 CL Q CL Q 74LS74 74LS74 1 13 5 11 2 6 14 10 J Q J Q PR PR 4 12 CLK CLK 3 7 13 9 K CL Q K CL Q 74LS109 74LS109 1 15 4 10 3 5 11 9 J Q J Q PR PR 1 13 CLK CLK 2 6 12 7 K CL Q K CL Q 74LS112 74LS112 15 14 Phụ lục B: Các vi mạch tổ hợp thông dụng Mạch giải mã (decoder) 2Æ4, 3Æ8, 4Æ16 1 2 4 0 2 3 A Y0 5 1 3 B Y1 6 1 15 2 4 1 Y2 7 2 A Y0 14 3 5 G Y3 3 B Y1 13 4 6 C Y2 5 74LS139 12 23 7 Y3 11 22 A 6 8 6 Y4 10 21 B 7 9 14 12 4 G1 Y5 9 20 C 8 10 13 A Y0 11 5 G2A Y6 7 D 9 11 B Y1 10 G2B Y7 10 13 Y2 11 15 9 74LS138 14 G Y3 12 15 13 74LS139 18 16 19 G1 14 17 G2 15 74LS154 Mạch mã hóa (encoder) có ưu tiên 8Æ3, 10Æ4 10 9 11 11 0 A0 7 12 1 12 1 A1 6 13 2 13 2 A2 1 3 9 1 3 14 2 4 A 7 2 4 GS 3 5 B 6 3 5 4 6 C 14 4 6 5 7 D 7 10 8 5 15 9 EI EO 74LS147 74LS148 Mạch chọn kênh (mux) 8Æ1, 4Æ1, 2Æ1 4 6 6 7 2 4 3 D0 W 5 1C0 1Y 3 1A 1Y 2 D1 5 4 1C1 5 1B 7 1 D2 Y 3 1C2 6 2A 2Y 15 D3 1C3 11 2B 9 14 D4 10 9 10 3A 3Y 13 D5 11 2C0 2Y 14 3B 12 12 D6 12 2C1 13 4A 4Y D7 13 2C2 4B 11 2C3 1 10 A 14 15 A/B 9 B 2 A G C B 7 1 74LS157 G 15 1G 2G 74LS151 74LS153 Mạch phân kênh (demux) 1Æ4 13 7 3 A 1Y0 6 B 1Y1 5 2 1Y2 4 1 1G 1Y3 9 1C 2Y0 10 14 2Y1 11 15 2G 2Y2 12 2C 2Y3 74LS155 Mạch cộng nhị phân 4 bit 10 9 8 A1 S1 6 3 A2 S2 2 1 A3 S3 15 A4 S4 11 7 B1 4 B2 16 B3 B4 13 14 C0 C4 74LS83 Mạch so sánh 4 bit, 8 bit 2 19 4 P0 P=Q 10 6 P1 1 12 A0 8 P2 P>Q 13 A1 11 P3 15 A2 13 P4 9 A3 15 P5 11 B0 17 P6 14 B1 P7 1 B2 3 2 B3 7 5 Q0 3 A<Bi A<Bo 6 7 Q1 4 A=Bi A=Bo 5 9 Q2 A>Bi A>Bo 12 Q3 Q4 74LS85 14 16 Q5 18 Q6 Q7 74LS682 Mạch tạo/kiểm tra parity 8 5 9 A EVEN 10 B 6 11 C ODD 12 D 13 E 1 F 2 G 4 H I 74LS280 Mạch chuyển mã BCD Æmã LED 7 đoạn anode chung 7 13 1 1A12 2 2B11 6 4C10 4 8D9 5 BI/RBO E 15 3 RBI F 14 LT G 74LS47 Mạch đệm 8 bit 2 18 2 18 4 1A1 1Y1 16 3 A1 B1 17 6 1A2 1Y2 14 4 A2 B2 16 8 1A3 1Y3 12 5 A3 B3 15 11 1A4 1Y4 9 6 A4 B4 14 13 2A1 2Y1 7 7 A5 B5 13 15 2A2 2Y2 5 8 A6 B6 12 17 2A3 2Y3 3 9 A7 B7 11 2A4 2Y4 A8 B8 1 19 19 1G 1 G 2G DIR 74LS244 74LS245 Phụ lục C: Các vi mạch tuần tự thông dụng Mạch đếm nhị phân 4 bit đồng bộ 1 3 13 11 A QA 4 A QA 10 QB 5 QB 9 2 QC 6 12 QC 8 CLR QD CLR QD 74LS393 74LS393 3 14 4 A QA 13 5 B QB 12 6 C QC 11 D QD 15 7 RCO 10 ENP 2 ENT 9 CLK 1 LOAD CLR 74LS163 Caùc ngoõ vaøo Caùc ngoõ ra Chöùc naêng CLR LOAD ENP ENT CLK Q A Q B QC QD L x x x L L L L Reset veà 0 H L x x D C B A Nhaäp döõ lieäu vaøo H H x L Khoâng thay ñoåi Khoâng ñeám H H L x Khoâng thay ñoåi Khoâng ñeám H H H H Ñeám leân Ñeám x x x x Khoâng thay ñoåi Khoâng ñeám RCO (Ripple Carry Out) = ENT.QA.QB.QC.QD Mạch đếm lên/xuống đồng bộ nhị phân 4 bit 15 3 1 A QA 2 10 B QB 6 9 C QC 7 D QD 5 12 4 UP CO 13 11 DN BO 14 LOAD CLR 74LS193 UP DN LOAD CLR Chöùc naêng H H L Ñeám leân H H L Khoâng ñeám H H L Ñeám xuoáng H H L Khoâng ñeám x x L L Nhaäp döõ lieäu vaøo x x x H Reset veà 0 Mạch đếm mod 10 (mod 2 và mod 5) 14 12 1 A QA 9 1 3 15 13 B QB 8 4 CKA QA 5 12 CKA QA 11 QC 11 CKB QB 6 CKB QB 10 2 QD 2 QC 7 14 QC 9 3 R0(1) CLR QD CLR QD R0(2) 6 74LS390 74LS390 7 R9(1) R9(2) 74LS90 Mạch đếm mod 12 (mod 2 và mod 6) 14 12 1 A QA 11 B QB 9 QC 8 6 QD 7 R0(1) R0(2) 74LS92 Mạch đếm mod 16 (mod 2 và mod 8) 14 12 1 A QA 9 B QB 8 QC 11 2 QD 3 R0(1) R0(2) 74LS93 Thanh ghi dịch PIPO 3 2 4 D1 Q1 5 6 D2 Q2 7 11 D3 Q3 10 13 D4 Q4 12 14 D5 Q5 15 D6 Q6 9 1 CLK CLR 74LS174 Thanh ghi dịch SIPO 1 3 2 A QA 4 B QB 5 QC 6 QD 10 8 QE 11 CLK QF 12 9 QG 13 CLR QH 74LS164 Thanh ghi dịch PISO 10 11 SER 12 A 13 B 14 C 3 D 4 E 5 F 6 G 9 H QH 2 7 15 CLK QH 1 INH SH/LD 74LS165 Thanh ghi dịch trái/ phải PIPO 2 3 SR 15 4 A QA 14 5 B QB 13 6 C QC 12 7 D QD SL 11 9 CLK 10 S0 1 S1 CLR 74LS194 Mạch chốt 8 bit 3 2 3 2 11 4 D0 Q0 5 4 D0 Q0 5 1 C 7 D1 Q1 6 7 D1 Q1 6 OC 8 D2 Q2 9 8 D2 Q2 9 2 19 13 D3 Q3 12 13 D3 Q3 12 3 D1 Q1 18 14 D4 Q4 15 14 D4 Q4 15 4 D2 Q2 17 17 D5 Q5 16 17 D5 Q5 16 5 D3 Q3 16 18 D6 Q6 19 18 D6 Q6 19 6 D4 Q4 15 D7 Q7 D7 Q7 7 D5 Q5 14 1 1 8 D6 Q6 13 11 OC 11 OC 9 D7 Q7 12 G CLK D8 Q8 74LS373 74LS374 74LS573 DM74LS193Synchronous 4-Bit Counter BinaryDual with Clock September 1986 Revised March 2000 DM74LS193 Synchronous 4-Bit Binary Counter with Dual Clock General Description of the count and load inputs. The clear, count, and load inputs are buffered to lower the drive requirements of clock The DM74LS193 circuit is a synchronous up/down 4-bit drivers, etc., required for long words. binary counter. Synchronous operation is provided by hav- These counters were designed to be cascaded without the ing all flip-flops clocked simultaneously, so that the outputs need for external circuitry. Both borrow and carry outputs change together when so instructed by the steering logic. are available to cascade both the up and down counting This mode of operation eliminates the output counting functions. The borrow output produces a pulse equal in spikes normally associated with asynchronous (ripple- width to the count down input when the counter underflows. clock) counters. Similarly, the carry output produces a pulse equal in width The outputs of the four master-slave flip-flops are triggered to the count down input when an overflow condition exists. by a LOW-to-HIGH level transition of either count (clock) The counters can then be easily cascaded by feeding the input. The direction of counting is determined by which borrow and carry outputs to the count down and count up count input is pulsed while the other count input is held inputs respectively of the succeeding counter. HIGH. The counter is fully programmable; that is, each output may be preset to either level by entering the desired data at the Features inputs while the load input is LOW. The output will change ■ Fully independent clear input independently of the count pulses. This feature allows the ■ Synchronous operation counters to be used as modulo-N dividers by simply modi- ■ Cascading circuitry provided internally fying the count length with the preset inputs. ■ Individual preset each flip-flop A clear input has been provided which, when taken to a high level, forces all outputs to the low level; independent Ordering Code: Order Number Package Number Package Description DM74LS193M M16A 16-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-012, 0.150” Narrow Body DM74LS193N N16E 16-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300” Wide Connection Diagram © 2000 Fairchild Semiconductor Corporation DS006406 www.fairchildsemi.com Logic Diagram DM74LS193 www.fairchildsemi.com 2 DM74LS193 Timing Diagram Note A: Clear overrides load, data, and count inputs Note B: When counting up, count-down input must be HIGH; when counting down, count-up input must be HIGH. 3 www.fairchildsemi.com Absolute Maximum Ratings(Note 1) Note 1: The “Absolute Maximum Ratings” are those values beyond which Operating Free Air Temperature Range −0°C to +70°C the safety of the device cannot be guaranteed. The device should not be Supply Voltage 7V operated at these limits. The parametric values defined in the Electrical Characteristics tables are not guaranteed at the absolute maximum ratings. Input Voltage 7V The “Recommended Operating Conditions” table will define the conditions for actual device operation. DM74LS193 Storage Temperature Range −65°C to +125°C Recommended Operating Conditions Symbol Parameter Min Nom Max Units VCC Supply Voltage 4.75 5 5.25 V VIH HIGH Level Input Voltage 2 V VIL LOW Level Input Voltage 0.8 V − IOH HIGH Level Output Current 0.4 mA IOL LOW Level Output Current 8 mA f Clock Frequency (Note 2) 0 25 CLK MHz Clock Frequency (Note 3) tW Pulse Width of any Input (Note 4) 20 ns tSU Data Setup Time (Note 4) 20 ns tH Data Hold Time (Note 4) 0 ns tEN Enable Time to Clock (Note 4) 40 ns ° TA Free Air Operating Temperature 0 70 C = = Ω = ° = Note 2: CL 15 pF, RL 2 k , IA 25 C and VCC 5V. = = Ω = ° = Note 3: CL 50 pF, RL 2 k , IA 25 C and VCC 5V. = ° = Note 4: TA 25 C and VCC 5V. DC Electrical Characteristics Min Typ Max Symbol Parameter Conditions Units (Note 5) = = − − VI Input Clamp Voltage VCC Min, II 18 mA 1.5 V = = VOH HIGH Level Output VCC Min, IOH Max 2.5 3.4 V = = Voltage VIL Max, VIH Min 2.7 3.4 = = VOL LOW Level Output VCC Min, IOL Max 0.25 0.4 = = Voltage VIL Max, VIH Min 0.35 0.5 V = = IOL 4mA,VCC Min 0.25 0.4 = = II Input Current @ Max Input Voltage VCC Max, VI 7V 0.1 mA = = µ IIH HIGH Level Input Current VCC Max, VI 2.7V 20 A = = − IIL LOW Level Input Current VCC Max, VI 0.4V 0.4 mA = − − IOS Short Circuit VCC Max 20 100 mA Output Current (Note 6) −20 −100 = ICC Supply Current VCC Max (Note 7) 19 34 mA = = ° Note 5: All typicals are at VCC 5V, TA 25 C. Note 6: Not more than one output should be shorted at a time, and the duration should not exceed one second. Note 7: ICC is measured with all outputs open, CLEAR and LOAD inputs grounded, and all other inputs at 4.5V. www.fairchildsemi.com 4 DM74LS193 AC Electrical Characteristics = Ω From (Input) RL 2 k = = Symbol Parameter To (Output) CL 15 pF CL 50 pF Units MinMaxMinMax fMAX Maximum Clock Frequency 25 20 MHz tPLH Propagation Delay Time Count Up 26 30 ns LOW-to-HIGH Level Output to Carry tPHL Propagation Delay Time Count Up 24 36 ns HIGH-to-LOW Level Output to Carry tPLH Propagation Delay Time Count Down 24 29 ns LOW-to-HIGH Level Output to Borrow tPHL Propagation Delay Time Count Down 24 32 ns HIGH-to-LOW Level Output to Borrow tPLH Propagation Delay Time Either Count 38 45 ns LOW-to-HIGH Level Output to Any Q tPHL Propagation Delay Time Either Count 47 54 ns HIGH-to-LOW Level Output to Any Q tPLH Propagation Delay Time Load to 40 41 ns LOW-to-HIGH Level Output Any Q tPHL Propagation Delay Time Load to 40 47 ns HIGH-to-LOW Level Output Any Q tPHL Propagation Delay Time Clear to 35 44 ns HIGH-to-LOW Level Output Any Q 5 www.fairchildsemi.com Physical Dimensions inches (millimeters) unless otherwise noted DM74LS193 16-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-012, 0150” Narrow Body Package Number M16A www.fairchildsemi.com 6 DM74LS193Synchronous 4-Bit Counter BinaryDual with Clock Physical Dimensions inches (millimeters) unless otherwise noted (Continued) 16-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300” Wide Package Number N16E Fairchild does not assume any responsibility for use of any circuitry described, no circuit patent licenses are implied and Fairchild reserves the right at any time without notice to change said circuitry and specifications. LIFE SUPPORT POLICY FAIRCHILD’S PRODUCTS ARE NOT AUTHORIZED FOR USE AS CRITICAL COMPONENTS IN LIFE SUPPORT DEVICES OR SYSTEMS WITHOUT THE EXPRESS WRITTEN APPROVAL OF THE PRESIDENT OF FAIRCHILD SEMICONDUCTOR CORPORATION. As used herein: 1. Life support devices or systems are devices or systems 2. A critical component in any component of a life support which, (a) are intended for surgical implant into the device or system whose failure to perform can be rea- body, or (b) support or sustain life, and (c) whose failure sonably expected to cause the failure of the life support to perform when properly used in accordance with device or system, or to affect its safety or effectiveness. instructions for use provided in the labeling, can be rea- sonably expected to result in a significant injury to the www.fairchildsemi.com user. 7 www.fairchildsemi.com DM74LS138 August 1986 Revised March 2000 DM74LS138 • DM74LS139 Decoder/Demultiplexer• DM74LS139 Decoder/Demultiplexer General Description Features These Schottky-clamped circuits are designed to be used ■ Designed specifically for high speed: in high-performance memory-decoding or data-routing Memory decoders applications, requiring very short propagation delay times. Data transmission systems In high-performance memory systems these decoders can ■ be used to minimize the effects of system decoding. When DM74LS138 3-to-8-line decoders incorporates 3 enable used with high-speed memories, the delay times of these inputs to simplify cascading and/or data reception decoders are usually less than the typical access time of ■ DM74LS139 contains two fully independent 2-to-4-line the memory. This means that the effective system delay decoders/demultiplexers introduced by the decoder is negligible. ■ Schottky clamped for high performance The DM74LS138 decodes one-of-eight lines, based upon ■ Typical propagation delay (3 levels of logic) the conditions at the three binary select inputs and the DM74LS138 21 ns three enable inputs. Two active-low and one active-high enable inputs reduce the need for external gates or invert- DM74LS139 21 ns ers when expanding. A 24-line decoder can be imple- ■ Typical power dissipation mented with no external inverters, and a 32-line decoder DM74LS138 32 mW requires only one inverter. An enable input can be used as DM74LS139 34 mW a data input for demultiplexing applications. The DM74LS139 comprises two separate two-line-to-four- line decoders in a single package. The active-low enable input can be used as a data line in demultiplexing applica- tions. All of these decoders/demultiplexers feature fully buffered inputs, presenting only one normalized load to its driving circuit. All inputs are clamped with high-performance Schottky diodes to suppress line-ringing and simplify sys- tem design. Ordering Code: Order Number Package Number Package Description DM74LS138M M16A 16-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-012, 0.150 Narrow DM74LS138SJ M16D 16-Lead Small Outline Package (SOP), EIAJ TYPE II, 5.3mm Wide DM74LS138N N16E 16-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300 Wide DM74LS139M M16A 16-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-012, 0.150 Narrow DM74LS139SJ M16D 16-Lead Small Outline Package (SOP), EIAJ TYPE II, 5.3mm Wide DM74LS139N N16E 16-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300 Wide Devices also available in Tape and Reel. Specify by appending the suffix letter “X” to the ordering code. © 2000 Fairchild Semiconductor Corporation DS006391 www.fairchildsemi.com Connection Diagrams DM74LS138 DM74LS139 • DM74LS139 DM74LS138 Function Tables DM74LS138 DM74LS139 Inputs Inputs Outputs Outputs Enable Select Enable Select G1G2 (Note 1)CBAYOY1Y2Y3Y4Y5Y6Y7 G BAY0Y1Y2Y3 X H XXXH HHHHHHH HXXHHHH L X XXXH HHHHHHH LLLLHHH H L LLLL HHHHHHH LLHHLHH H L LLHH LHHHHHH LHLHHLH H L LHLH HLHHHHH LHHHHHL H L LHHH HHLHHHH H L HLLH HHHLHHH H L HLHH HHHHLHH H = HIGH Level L = LOW Level H L HHLH HHHHHLH X = Don't Care H L HHHH HHHHHHL Note 1: G2 = G2A + G2B Logic Diagrams DM74LS138 DM74LS139 www.fairchildsemi.com 2 DM74LS138 Absolute Maximum Ratings(Note 2) Note 2: The “Absolute Maximum Ratings” are those values beyond which Supply Voltage 7V the safety of the device cannot be guaranteed. The device should not be Input Voltage 7V operated at these limits. The parametric values defined in the Electrical Characteristics tables are not guaranteed at the absolute maximum ratings. Operating Free Air Temperature Range 0°C to +70°C The “Recommended Operating Conditions” table will define the conditions − ° + ° for actual device operation. Storage Temperature Range 65 C to 150 C • DM74LS139 DM74LS138 Recommended Operating Conditions Symbol Parameter Min Nom Max Units VCC Supply Voltage 4.75 5 5.25 V VIH HIGH Level Input Voltage 2 V VIL LOW Level Input Voltage 0.8 V − IOH HIGH Level Output Current 0.4 mA IOL LOW Level Output Current 8 mA ° TA Free Air Operating Temperature 0 70 C DM74LS138 Electrical Characteristics over recommended operating free air temperature range (unless otherwise noted) Typ Symbol Parameter Conditions Min Max Units (Note 3) = = − − VI Input Clamp Voltage VCC Min, II 18 mA 1.5 V = = = = VOH HIGH Level Output Voltage VCC Min, IOH Max, VIL Max, VIH Min 2.7 3.4 V = = = = VOL LOW Level VCC Min, IOL Max, VIL Max, VIH Min 0.35 0.5 V = = Output Voltage IOL 4 mA, VCC Min 0.25 0.4 = = II Input Current @ Max Input Voltage VCC Max, VI 7V 0.1 mA = = µ IIH HIGH Level Input Current VCC Max, VI 2.7V 20 A = = − IIL LOW Level Input Current VCC Max, VI 0.4V 0.36 mA = − − IOS Short Circuit Output Current VCC Max (Note 4) 20 100 mA = ICC Supply Current VCC Max (Note 5) 6.3 10 mA = = ° Note 3: All typicals are at VCC 5V, TA 25 C. Note 4: Not more than one output should be shorted at a time, and the duration should not exceed one second. Note 5: ICC is measured with all outputs enabled and OPEN. DM74LS138 Switching Characteristics = = ° at VCC 5V and TA 25 C = Ω From (Input) Levels RL 2 k = = Symbol Parameter To (Output) of Delay CL 15 pF CL 50 pF Units Min Max Min Max tPLH Propagation Delay Time Select to Output 2 18 27 ns LOW-to-HIGH Level Output tPHL Propagation Delay Time Select to Output 2 27 40 ns HIGH-to-LOW Level Output tPLH Propagation Delay Time Select to Output 3 18 27 ns LOW-to-HIGH Level Output tPHL Propagation Delay Time Select to Output 3 27 40 ns HIGH-to-LOW Level Output tPLH Propagation Delay Time Enable to Output 2 18 27 ns LOW-to-HIGH Level Output tPHL Propagation Delay Time Enable to Output 2 24 40 ns HIGH-to-LOW Level Output tPLH Propagation Delay Time Enable to Output 3 18 27 ns LOW-to-HIGH Level Output tPHL Propagation Delay Time Enable to Output 3 28 40 ns HIGH-to-LOW Level Output 3 www.fairchildsemi.com DM74LS139 Recommended Operating Conditions Symbol Parameter Min Nom Max Units VCC Supply Voltage 4.75 5 5.25 V VIH HIGH Level Input Voltage 2 V VIL LOW Level Input Voltage 0.8 V • DM74LS139 − IOH HIGH Level Output Current 0.4 mA IOL LOW Level Output Current 8 mA ° TA Free Air Operating Temperature 0 70 C DM74LS139 Electrical Characteristics over recommended operating free air temperature range (unless otherwise noted) DM74LS138 Typ Symbol Parameter Conditions Min Max Units (Note 6) = = − − VI Input Clamp Voltage VCC Min, II 18 mA 1.5 V = = VOH HIGH Level VCC Min, IOH Max, 2.7 3.4 V = = Output Voltage VIL Max, VIH Min = = VOL LOW Level VCC Min, IOL Max 0.35 0.5 = = Output Voltage VIL Max, VIH Min V = = IOL 4 mA, VCC Min 0.25 0.4 = = II Input Current @ Max Input Voltage VCC Max, VI 7V 0.1 mA = = µ IIH HIGH Level Input Current VCC Max, VI 2.7V 20 A = = − IIL LOW Level Input Current VCC Max, VI 0.4V 0.36 mA = − − IOS Short Circuit Output Current VCC Max (Note 7) 20 100 mA = ICC Supply Current VCC Max (Note 8) 6.8 11 mA = = ° Note 6: All typicals are at VCC 5V, TA 25 C. Note 7: Not more than one output should be shorted at a time, and the duration should not exceed one second. Note 8: ICC is measured with all outputs enabled and OPEN. DM74LS139 Switching Characteristics = = ° at VCC 5V and TA 25 C = Ω From (Input) RL 2 k = = Symbol Parameter To (Output) CL 15 pF CL 50 pF Units MinMaxMinMax tPLH Propagation Delay Time Select to Output 18 27 ns LOW-to-HIGH Level Output tPHL Propagation Delay Time Select to Output 27 40 ns HIGH-to-LOW Level Output tPLH Propagation Delay Time Enable to Output 18 27 ns LOW-to-HIGH Level Output tPHL Propagation Delay Time Enable to Output 24 40 ns HIGH-to-LOW Level Output www.fairchildsemi.com 4 DM74LS138 Physical Dimensions inches (millimeters) unless otherwise noted • DM74LS139 16-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-012, 0.150 Narrow Package Number M16A 5 www.fairchildsemi.com Physical Dimensions inches (millimeters) unless otherwise noted (Continued) • DM74LS139 DM74LS138 16-Lead Small Outline Package (SOP), EIAJ TYPE II, 5.3mm Wide Package Number M16D www.fairchildsemi.com 6 DM74LS138 Physical Dimensions inches (millimeters) unless otherwise noted (Continued) • DM74LS139 Decoder/Demultiplexer• DM74LS139 16-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300 Wide Package Number N16E Fairchild does not assume any responsibility for use of any circuitry described, no circuit patent licenses are implied and Fairchild reserves the right at any time without notice to change said circuitry and specifications. LIFE SUPPORT POLICY FAIRCHILD’S PRODUCTS ARE NOT AUTHORIZED FOR USE AS CRITICAL COMPONENTS IN LIFE SUPPORT DEVICES OR SYSTEMS WITHOUT THE EXPRESS WRITTEN APPROVAL OF THE PRESIDENT OF FAIRCHILD SEMICONDUCTOR CORPORATION. As used herein: 1. Life support devices or systems are devices or systems 2. A critical component in any component of a life support which, (a) are intended for surgical implant into the device or system whose failure to perform can be rea- body, or (b) support or sustain life, and (c) whose failure sonably expected to cause the failure of the life support to perform when properly used in accordance with device or system, or to affect its safety or effectiveness. instructions for use provided in the labeling, can be rea- sonably expected to result in a significant injury to the www.fairchildsemi.com user. 7 www.fairchildsemi.com This datasheet has been downloaded from: www.DatasheetCatalog.com Datasheets for electronic components.