Hướng dẫn học FPGA bằng Tiếng Việt

Để thiết kế một ch−ơng trình trong CPLD, thông th−ờng ta phải vẽ sơ đồ khối, hoặc mô tả kỹ hơn ở dạng mô tả máy trạng thái, sau đó điền các tín hiệu vμo ra.Với thiết kế nμy, cần phải thiết kế ba khối trong CPLD, sau đó tổng hợp chúng vμ đ−a vμo một thiết kế mμ có chứa ba khối nμy. Tr−ớc tiên khối xử lý phím vμ tạo tín hiệu điều khiển bên trong phải luôn quét phím, để nhận biết tín hiệu điều khiển, sau đó ra lệnh cho khối tạo b−ớc để xuất ra các mẫu b−ớc ( Xem hình 4.2 ). Khối tạo mẫu b−ớc sẽ nhận tín hiệu từ bộ tạo xung Clock để lμm Clock của mình, phụ thuộc vμo tín hiệu điều khiển của khối điều khiển đ−a sang, bộ tạo Clock sẽ tạo Clock cho khối tạo b−ớc, từ đó sẽ điều khiển đ−ợc tốc độ của động cơ nhanh hay chậm.