Giáo trình Vi mạch số (Trình độ: Cao đẳng) - Phần 1

0µA thì số cổng tải tối đa la 400µA/40µA = 10. Đây là số tỏa ra (Fan out) ở mức cao, ý nói khi ngõ ra của cổng logic ở cao nó có thể thúc tối đa 10 cổng tải. Trƣờng hợp ngõ ra ở thấp, dòng ra IIL ở ngõ vào của các cổng tải cung cấp dòng vào ở ngõ ra IOL cho cổng thúc ( dòng IIL từ Vcc qua R‟1 , Q‟1 rồi Q3 xuống đất). nếu số cổng tải nhiều quá, tổng các dòng IIL sẽ làm IOL của cổng thúc quá lớn khiến điện thế ra mức thấp vƣợt trị tối đa cho phép VOL = 0,4V làm giảm lề nhiễu khiến hoạt động logic có thể sai. Khoa KT Điện - Điện tử Trang 53 Giáo trình Vi mạch số Năm 2012 Với các cổng TTL loạt chuẩn, IOL chỉ có thể lớn đến 16mA ( để bảo đảm VIH không xuống dƣới 0,8V) nên số tỏa ra ở mức thấp là 16mA/1,6mA = 10. Q1 Q2 RC Q’1Q1 R’1R1 VCC Nối cổng tải IOH Q1 Q2 RC Q’1Q1 R’1R1 VCC Nối cổng tải IOH (a) Ngõ ra của cổng thúc ở cao (b) Ngõ ra của cổng thúc ở thấp Hình 3.9: số tỏa ra ( số tối đa cổng tải có thể mắc vào cổng thúc). Nhƣ vậy số tỏa ra ở mức thấp lẫn mức cao là 10. Trên thực tế, để an toàn ta dùng số cổng tải ít hơn 10. Khi số tỏa ra ở mức thấp và mức cao khác nhau ta chọn số thấp hơn. Ví dụ: Các cổng TTL loại ALS có các dòng ngõ ra, ngõ vào ở mức cao và thấp: IOH(max) = 400µA IOL(max) = 8mA IIH(max) = 20µA IIL(max) = 0,1mA Tìm số tỏa ra? Giải: Số tỏa ra ở mức cao = 400µA/20µA = 20. Số tỏa ra ở mức thấp = 8mA/0,1mA = 80. Vậy số tỏa ra chung là 20 nghĩa là một cổng ALS có thể thúc tối đa 20 cổng ALS. Các đặc tính điện thế và dòng điện ở ngõ vào, ngõ ra và số tỏa ra là cơ sở để tính toán sự giao tiếp giữa các mạch TTL khác hoặc giữa một TTL và các mạch logic khác nhƣ CMOS. 5. TTL Cực Thu Hở Và TTL 3 Trạng Thái. 5.1 TTL cực thu hở. Khoa KT Điện - Điện tử Trang 54 Giáo trình Vi mạch số Năm 2012 Hình 1.20 là cấu trúc của một cổng NAND 2 ngõ vào và có ngõ ra cực thu để hở. Nhận thấy trong cấu trúc của mạch không có điện trở hay transistor nối từ cực thu của transistor ra dƣới Q3 (transistor nhận dòng ) lên Vcc. Khi giao tiếp tải ta phải thêm bên ngoài mạch một điện trở nối từ ngõ ra Y lên Vcc gọi là điện trở kéo lên (pull up resistor Rp) có trị số từ trên trăm ohm đến vài kilo ohm tuỳ theo tải. Hình 3.10. Cấu trúc cổng NAND 2 ngõ vào và ngõ ra cực thu để hở Chẳng hạn với mạch cổng NAND ở trên ta muốn lái tải là một đèn led, led sáng khi ngõ ra ở mức thấp, vậy điện trở kéo lên có thể đƣợc tính toán nhƣ sau : Có thể dùng 270 hay 330Ω, đây cũng chính là điện trở hạn dòng cho led Còn khi muốn led sáng ở mức cao thì: Khi đó dòng ra sẽ là: Với điện áp đặt trên led bằng áp VCE của Q3, led sẽ tắt Thực hiện nối chung nhiều ngõ ra cực thu để hở lại với nhau (ví dụ: 3 cổng NAND) Khoa KT Điện - Điện tử Trang 55 Giáo trình Vi mạch số Năm 2012 Hình3. 11: Cách nối chung nhiều ngõ ra cực thu để hở Nếu Q3 của cả 3 cổng NAND đều tắt, tức là ngõ ra đều ở cao, chúng nối chung lại với nhau, vậy ngõ ra chung tất nhiên ở cao Khi một trong 3 cổng NAND có ngõ ra ở thấp (Q3 dẫn) thì sẽ có dòng đổ từ nguồn qua điện trở kéo lên để đi vào cổng NOT này, vậy ngõ ra nối chung sẽ phải ở thấp, mức thấp này không ảnh hƣởng gì đến 2 transistor Q3 của 2 cổng kia cả Nhƣ vậy ngõ ra nối chung này hoạt động nhƣ là ngõ ra của 1 cổng AND mà 3 ngõ vào chính là 3 ngõ ra của các cổng nối chung ngõ ra. Đây đƣợc gọi là cách nối AND các ngõ ra lại với nhau, ta cũng có thể chuyển qua cách nối NOR theo định lý De Morgan. Qua hình so sánh ở trên sẽ thấy cách dùng cổng NAND thƣờng sẽ tốn kém và phức tạp hơn cách dùng cổng NAND cực thu để hở (open colector : CO) mặc dù cả 2 cách đều dùng để thực hiện hàm logic:  Tổng quát cách tính điện trở kéo lên: Nói chung khi tính điện trở kéo lên thì phải xem xét đến khả năng chịu dòng của transistor ra cổng cực thu hở cũng nhƣ điện thế VOL (max) và VOH (min). Tuỳ theo yêu cầu sử dụng, khi muốn giảm công suất tiêu tán thì có thể giảm giá trị điện trở kéo lên, còn khi muốn tăng tốc độ chuyển mạch thì có thể tăng điện trở kéo lên. tuy nhiên giá trị điện trở này phải nằm trong giới hạn giữa Rpmax và Rpmin với Khoa KT Điện - Điện tử Trang 56 Giáo trình Vi mạch số Năm 2012 Chẳng hạn với loại TTL chuẩn ra cực thu để hở nối chung lại 4 ngõ với nhau và thúc 3 cổng TTL khác thì: ; Hình 3.12: Cách mắc điện trở kéo lên 5.2 TTL có ngõ ra 3 trạng thái. TTL có ngõ ra 3 trạng thái là TTL có ngõ ra ở tầng cuối cùng là loại 3 trạng thái. Hình 3.13: Cấu trúc của một loại TTL ngõ ra 3 trạng thái  Có một đƣờng điều khiển C (hay đƣờng cho phép G) và một diode đƣợc thêm vào.  Khi C ở cao, diode D không dẫn thì mạch hoạt động bình thƣờng.  Bây giờ đặt C xuống thấp, chẳng hạn nối mass, lập tức Q1 dẫn, dòng đổ qua R1 xuống mass, mà không đổ vào Q2. Q2 ngắt kéo theo Q3 ngắt. Cùng lúc dòng qua R2 sẽ đổ qua diode D1 xuống mass, tức là Q4 cũng không dẫn.  Trong điều kiện cả Q3 và Q4 đều không dẫn, ngõ ra Y chẳng nối với mass hay nguồn gì cả, tổng trở ngõ ra là rất cao, đây chính là trạng thái thứ 3 của mạch. Khoa KT Điện - Điện tử Trang 57 Giáo trình Vi mạch số Năm 2012  Khi này nếu có nối nhiều ngõ ra lại với nhau thì khi ở trạng thái thứ 3, các ngõ ra sẽ không bị ảnh hƣởng bởi nhau.  Lợi dụng đặc điểm này ta có thể tạo nên đƣờng bus chung Hình 3.13: Cách tạo đƣờng bus Ta thấy khi C1, C2, C3 ở mức cao, ngõ ra 3 cồng này ở Z cao, nếu C0 ở mức thấp thì tín hiệu D0 sẽ đƣợc đƣa tới Y. Khi C1 ở mức thấp còn các C0, C2, C3 ở mức cao thì tín hiệu D1 sẽ đƣợc đƣa tới Y Tƣơng tự khi ta đƣa đƣờng khiển của cổng nào xuống thấp thì tín hiệu đƣờng đó đƣợc đƣa lên bus. Tuy nhiên khi đã nối chung các ngõ ra 3 trạng thái lại với nhau thì không nên cho nhiều ngõ điều khiển xuống thấp vì khi này sẽ xảy ra tình trạng tranh chấp bus. Đây có thể coi là một cách ghép kênh dữ liệu, cách này ngày nay đang đƣợc sử dụng rộng rãi, đặc biệt trong lĩnh vực máy tính. Kí hiệu cho mạch có ngõ ra 3 trạng thái là thêm dấu tam giác nhỏ nhƣ hình 3.14 Cũng cần lƣu ý là ngõ điều khiển C cũng có thể tác động ở mức cao để đặt ngõ ra ở trạng thái tổng trở cao. Khoa KT Điện - Điện tử Trang 58 Giáo trình Vi mạch số Năm 2012 Hình 3.14: Kí hiệu cho mạch ngõ ra 3 trạng thái 6. Một Số Loại Đệm Thúc.  Loại đệm ra cột chạm - 7437/LS37 : 4 NAND 2 ngõ vào - 7440/LS40 : 2 NAND 4 ngõ vào - 7428/LS28 : 4 NOR 2 ngõ vào  Loại đệm thúc, ra cực thu để hở - 7406 : 6 NOT, áp 30V - 7407 : 6 đệm thúc, áp 30V - 7417 : 6 đệm thúc, áp 15V - 7418 : 6 NOT, áp 15V - 7426/LS26 : 4 NAND 2 ngõ vào, áp 15V - 7438/LS38 : 4 NAND 2 ngõ vào - 7433/LS33 : 4 OR 2 ngõ vào  Loại đệm thúc ra 3 trạng thái - 74125/LS125 : 4 đệm, thúc bus - 74126/LS126 : 4 đệm, thúc bus - 74ls244 : 8 đệm, thúc bus Khoa KT Điện - Điện tử Trang 59 Giáo trình Vi mạch số Năm 2012  Loại đệm thúc 2 chiều (phát thu) - 74LS234 : 4 phát thu - 74LS245 : 8 phát thu 7. Giao tiếp logic với tải DC, AC. Cổng logic và mạch Logic thƣờng giao tiếp với các tải khác, tải ở đây có thể là đèn Led, bóng đèn, Rơle, motor, ... Nhƣng phải đảm bảo cấp đủ áp và dòng cho tải hoạt động đúng chế độ Mạch logic có thể hoạt động ở tần số cao, ở cấp điện áp DC hoặc AC, dòng có thể từ vài mA đến vài trăm Ampe. 7.1 Giao tiếp với LED Đèn Led tiêu thụ dòng từ vài mA đến vài chục mA, điện áp rơi trên Led vào khoảng 1,7V đến 2,2V điều này phụ thuộc vào chất liệu bán dẫn chế tạo Led. Đối với áp DC thì cần dòng kích nhỏ, còn ở dạng xung thì dòng kích phải mạnh để đảm bảo độ sáng. Đặc tính dòng, áp đối với mỗi loại có khác, Ví dụ nhƣ IC7406 cổng đảo, IC 7407 Cổng đệm là loại TTL cực thu để hở chịu áp đến 30V nên dùng để thúc tải RƠLE. 7.2 Giao tiếp với Transistor Khi dòng, áp vƣợt quá khả năng thúc của mạch logic, ta cần kích qua transistor. Nhƣ thế ta cần phân cực cho Transistor ở chế độ tắt - dẫn bão hòa. Với mạch TTL mức logic ở mức 0 và 1, và khả năng giao tiếp đƣợc thực hiện nhƣ sơ đồ Khoa KT Điện - Điện tử Trang 60 Giáo trình Vi mạch số Năm 2012 Hình 3.15: Tham số về dòng và áp. Khoa KT Điện - Điện tử Trang 61 Giáo trình Vi mạch số Năm 2012 BÀI TẬP CHƢƠNG 3 Câu 1: Cho biết đặc tính điện của TTL Câu 2: Trình bày cách tính điện trở kéo lên. Câu 3: TTL cực thu để hở và TTL 3 trạng thái là gì? Câu 4: Liệt kê các IC đệm thúc 3 trạng thái và cho biết sơ đồ chân của nó Câu 5: Cho biết các mức điện áp của họ TTL khi ở mức cao và mức thấp khi tín hiệu ở ngỏ vào và ở ngỏ ra. Khoa KT Điện - Điện tử Trang 62 Giáo trình Vi mạch số Năm 2012 Chƣơng 4 : CỔNG LOGIC CMOS. Chƣơng này sẽ giới thiệu về một loại cổng logic dùng công nghệ CMOS thực hiện bằng cách kết hợp transistor PMOS và transistor NMOS ngƣời ta tạo ra MOS bù (bổ túc) gọi là CMOS. Hình 4.1 ở dƣới là đơn vị CMOS cơ bản nhất gồm một PMOS Q2 và NMOS Q1 tích hợp trên cùng một móng. Do đặc tính của transistor MOSFET, do có chung lớp oxit cách điện cho vùng thoát D1, D2 cũng nhƣ do cấu trúc mạch đơn giản nên mật độ tích hợp của công nghệ tích hợp CMOS cao hơn hẳn công nghệ lƣỡng cực (TTL,ECL) và việc chế tạo cũng dễ dàng hơn. Để ý transistor trên Q2 là MOSFET tăng kênh p có nguồn nối liền VDD , transistor dƣới Q1 là MOSFET tăng kênh n có nguồn nối đến điện thế VSS mà trong hầu hết trƣờng hợp là đất tức 0V. Hai transistor có cổng chung và là ngõ vào logic A,có thoát chung và ngõ ra logic Y. Hai transistor PMOS và NMOS tích hợp này có đặc tính nhƣ nhau. Hoạt động chuyển mạch là : - Khi A = VDD (logic 1) thì Q2 ngƣng (ROOF = 10 10 ) Q1 dẫn mạch (RON = 1K) khiến Y A đảo. - Khi A = 0V (logic 0) thì Q2 dẫn mạnh (RON = 1K), Q1 ngƣng (ROOF =10 10 ) khiến Y VDD (logic 1), A đảo. - Ƣu điểm của CMOS: công nghệ tích hợp lƣỡng cực hơn hẳn công nghệ lƣỡng cực (TTL, LCD) và việc chế tạo cũng dễ dàng hơn. Nói chung CMOS tốc độ cao hơn và có công suất tiêu tán thấp, thậm chí còn thấp hơn so với các họ MOS khác, có khả năng miễn nhiễu cao hơn so với họ TLL. - Nhƣợc điểm của CMOS: quy trình chế tạo phức tạp hơn NMOS và PMOS và mật độ tích hợp cũng thấp hơn. So với TLL tốc độ chuyển mạch của CMOS cũng chậm hơn. Tuy nhiên trong hai chục năm qua đã có những bƣớc phát triển, cải tiến trong tất cả các công nghệ khiến nhìn chung chúng xấp xỉ nhau về tốc độ. Công nghệ CMOS so với TTL là độ miễn nhiễu cao hơn. Do đó trong các ứng dụng cần các IC SSI và MSI ta có thể dùng loại TTL hay CMOS tùy thích, còn trong các ứng dụng cần các IC LSI và VLSI tiêu thụ công suất thấp hay và có độ miễn nhiễu cao thì CMOS đƣợc dùng. Khoa KT Điện - Điện tử Trang 63 Giáo trình Vi mạch số Năm 2012 1 = VDD 0 = 0V A B G G1 G2 D2 D1 VDD S2 VSS S1 vào ra Q2 (kênh p) 1 ~ VDD 0 ~ 0VQ1 (kênh n) Hình 4.1: Cấu tạo của CMOS cơ bản A B VDD VSS Q1B Q2B Q1A Q2A Y = AB VDD VSS Q1A Q1B Q2B Q2A Y = A + B A B Hình 4.2: Cổng NAND và NOR Để ý là khác với cổng ĐẢO NMOS, ở đây hai transistor không dẫn cùng một lúc nên không có dòng điện từ VDD qua hai transistor xuống đất khiến công suất tiêu tán gần nhƣ không. Tuy nhiên khi hai transistor đang chuyển mạch và khi có tải thì sẽ có dòng điện qua cả hai hay một transistor khiến công suất tiêu tán tăng lên. Trên nguyên tắc của cổng ĐẢO, bằng cách thêm transistor mắc song song hoặc nối tiếp ta có thể thực hiện các cổng khác. Ở hình 4.2 là cổng NAND và NOR. Ở cổng NAND hai PMOS mắc song song, hai NMOS mắc chồng, còn ở cổng NOR hai cổng PMOS mắc chồng, hai NMOS mắc song song. Nội dung chƣơng 4 sẽ giới thiệu các phần: 1. Transistor MOSFET. 2. Các loạt IC logic CMOS. 3. Đặc tính điện của logic CMOS. 4. Giao tiếp mạch logic với tải DC, AC. Khoa KT Điện - Điện tử Trang 64 Giáo trình Vi mạch số Năm 2012 1.Transistor MOSFET 1.1 Transistor MOSFET Transistor MOSFET (Metal Oxide Silicon Field Effect Transistor: transistor hiệu ứng trƣờng oxit bán dẫn kim loại) có các cực cổng (Gate), thoát (Drain), nguồn ( Source ), kim loại đặt trên lớp oxid bán dẫn cách điện SiO2. Có hai loại MOSFET: MOSFET tăng (Enhancement) và MOSFET hiếm (Depletion ). Trong công nghệ tích hợp MOSFET loại tăng đƣợc dùng phổ biến hơn. Tóm lại, transistor MOSFET là phần tử chuyển mạch tích cực trong các mạch điện CMOS. G N D S D G SMOSFET kênh N G P D S D G SMOSFET kênh P Hình 4.3: Ký hiệu của MOSFET kênh n và kênh p 1.2 Phân cực của MOSFET tăng kênh n và p Hình 4.4 là phân cực của MOSFET tăng kênh n (thƣờng đƣợc gọi NMOS hoặc ) và hình 4.5 là phân cực của MOSFET tăng kênh p (thƣờng đƣợc gọi là PMOS hoặc PFET). Để ý là hai loại có cấu trúc bán dẫn ngƣợc nhau và phân cực cũng ngƣợc nhau. Ở PMOS khi cổng G âm so với nguồn S thì điện tích âm của cổng hút lại thiểu số là lỗ trống trong móng về tạo kênh p nối liền hai vùng p+ làm lỗ trống từ cực dƣơng của nguồn VDD vào cực thoát D, qua kênh đến nguồn S và về cực âm của nguồn VDD tạo nên dòng điện thoát ID. Điều này thể hiện ở đặc tính truyền (Transfer characteristic) nhƣ hình 4.5. Để ý là điện thế cổng phải trên điện thế ngƣỡng VT thì kênh mới bắt đầu hình thành và dòng thoát Id mới bắt đầu đáng kể. VT thƣờng là âm volt. Ở điện thế cổng ít âm hơn điện thế ngƣỡng và ở điện thế cổng dƣơng thật ra cũng đã có dòng thoát IDSS rất nhỏ. Sự hoạt động và đặc tính chuyển của NMOS cũng tƣợng tự, ở PMOS dòng điện là do hạt tải đa số lỗ trống còn ở NMOS dòng điện là do hạt tải đa số điện tử nên NMOS có thể hoạt động tần số cao hơn PMOS. Khoa KT Điện - Điện tử Trang 65 Giáo trình Vi mạch số Năm 2012 VDDVGG VGS VDS ID G B S D + - Hình 4.4: MOSFET tăng kênh n VGG VGS VDS ID G B S D - + VDD Hình 4.5: MOSFET tăng kênh p  Đặc tính chuyển của MOSFET 0 +4 8 12- VT ID(mA) 6 2 4 VGS (V) IDSS NMOS 0 -4 -8 -12+ VT ID(mA) -6 -2 -4 VGS (V) IDSS PMOS Hình 4.6: Đặc tính chuyển của MOSFET 1.3 Trạng thái chuyển mạch Trong kỹ thuật mức logic thƣờng không cần quan tâm đến chi tiết biến thiên của một thông số (ví dụ dòng thoát ID) theo một hay nhiều thông số khác (ví dụ VGS) mà thƣờng chỉ quan tâm đến hai trạng thái cực của MOSFET đó là ngƣng dẫn và dẫn mạch tức hai trạng thái logic mạch ứng với logic 0 và 1. Xem hình 4.6 cả ở PMOS và NMOS khi cổng ở cùng điện thế với nguồn (VGS=0V) thì MOSFET ngƣng dẫn, (ID =0 ngoại trừ dòng rỉ IDSS nhỏ) và điện trở giữa thoát và nguồn rất lớn (điển hình 10000M ) nên MOSFET xem nhƣ hở giữa thoát và nguồn. Khi điện thế ở cổng bằng với điện thế ở thoát (VGS=VDD) thì MOSFET dẫn mạch (bão hòa) và điển trở giữa thoát và nguồn nhỏ hẳn lại (điển hình 1K ) nên MOSFET xem nhƣ nối tắt giữa thoát và nguồn nếu so với điện trở lớn khi MOSFET ngƣng dẫn. Sự chuyển tiếp giữa hai trạng thái có ảnh hƣởng lên một số đặc tính hoạt động của MOSFET. Khoa KT Điện - Điện tử Trang 66 Giáo trình Vi mạch số Năm 2012 VDD VDD G D D S S +5V+5V VGS = 0V ROOF 10 10 Ω (A) VDD VDD G D D S S +5V+5V VGS = 5V RON 1000 Ω (B) Hình 4.7: Trạng thái chuyển mạch ở NMOS: (A) ngƣng dẫn, (B) dẫn mạch 2. Các loại IC logic CMOS Có nhiều loại IC logic CMOS với các đóng vỏ (package) và chân ra giống nhƣ các loại TTL. Ở các IC có quy mô tích hợp nhỏ (SSI) vỏ DIP (vỏ hàng chân thẳng hàng) 14 chân và 16 chân là phổ biến nhất. 2.1 Loại 4000A, 4000B, 4500. Nếu hãng TL (Texas Instrusment-Mỹ) đi đầu trong việc thƣơng mại hóa rộng rãi các IC TTL thì hãng RCA (Mỹ) đi đầu trong việc sản xuất các IC logic CMOS với loại đầu tiên mang tên CD4000A. Về sau hãng này cho ra đời loại CMOS cải tiến mang tên loại công nghiệp CD4000B có thêm tầng đệm ra. RCA cũng bổ sung mang tên CD4500 và CD4700. Hãng Motorola (Mỹ) sản xuất các IC logic CMOS tƣơng thích mang tên lần lƣợt MC14000, MC14000B, MC14500. Do có tầng đệm ra nên loạt B có một số ƣu điểm nhƣ khả năng dòng cao hơn,đặc tính chuyển dốc hơn dẫn đến độ miễn nhiễu cao hơn,thời tăng thời giảm của tín hiệu vuông ra ngắn hơn, và mặc dầu có thêm transistor nhƣng ở loại B các transistor tích hợp có kích thƣớc nhỏ hơn nên tốc độ lại cao hơn loại A. Hình 4.8: Sơ đồ chân các IC họ CMOS - 40 Khoa KT Điện - Điện tử Trang 67 Giáo trình Vi mạch số Năm 2012 Các loại CMOS nói ở trên hoạt động ở điện thế VDD từ 3V đến 18V mà thƣờng nhất là từ 5V đến 15V. 2.2 Loại 74C. Đây là loại logic CMOS nhằm thế logic TTL cùng chức năng. Để tiện dụng ngƣời ta dùng mã số giống nhau và chân ra nhƣ sau; ví dụ 74C00 là 4 NAND hai ngõ vào giống nhƣ 7400,74C74 là hai Flip Flop D nảy bằng cạnh giống nhƣ 7474. Không phải tất cả IC TTL loại 74 đều có IC CMOS loạt 74C tƣơng ứng. Các đặc tính hoạt động của loại 74C tốt hơn loại 4000 một chút thật ra loạt 74C ít đƣợc dùng. 2.3 Loại 74HC, 74HCT (High Speed CMOS). Trong gia đình logic TTL ta đã biết sau loại 74 thƣờng gồm 74, 74H, 74L là loại Schottky gồm 74S, 74LS. Do đó ngƣời ta đã sản xuất các loại logic CMOS có khả năng tƣơng đƣơng, thay thế đƣợc loại Schottky công suất thấp 74LS và đƣợc gọi là CMOS tốc độ cao viết HCMOS (hãng RCA viết QMOS). CMOS tốc độ cao gồm loại 74HC và 74HCT. Loại 74HC có tốc độ giống loại 74LS nghĩa là nhanh hơn hẳn loại 74C và có khả năng dòng ra lớn hơn. Bảng 4.1 So sánh các loại TTL và CMOS ở hai đặc tính quan trọng là công suất tiêu tán ở mỗi cổng PD (ở tần số 0Hz đối với CMOS và dến 1MHz đối với TTL) và trì hoãn truyền tP khi nguồn cấp điện là 5V. Loại 74HC hoạt động ở điện thế cấp 2 đến 6V. Loại 74HTC hoạt động ở điện thế cấp điện 4,5 đến 5,5V (so với các loại TTL hoạt động ở 4,75 đến 5,25V) và có mức điện thế ở ngõ vào tƣơng thích TTL. Cũng giống nhƣ ở TTL, ngoài gia đình 74 gồm 74C, 74HC, 74HCT còn có gia đình đặc biệt 54 gồm 54C, 54HC, 54HCT có khoảng nhiệt độ hoạt động rộng (-55 đến +125 ở 54HC so với -40 đến +80 ở 74HC), còn các đặc tính khác thì khác ít thôi. Gia đình 54 thƣờng đƣợc dùng trong quân sự và du hành không gian hay trong 1 vài môi trƣờng đặc biệt. So sánh công suất giữa TTL và CMOS đƣợc cho ở bảng 4.1. Trong đó: P là công suất tiêu tán của một cổng ở 0Hz đối với CMOS và đến 1MHz đối với TTL; tD là trì hoãn truyền ở nguồn cấp điện 5V. Khoa KT Điện - Điện tử Trang 68 Giáo trình Vi mạch số Năm 2012 Loại logic Pp(mW) tP(ns) TTL  74 (thƣờng)  74S (Schottky)  74LS (Schottky công suất thấp)  74AS (Schottky cao cấp)  74ALS (Schottky cao cấp công suất thấp)  74F (tốc độ nhanh) 10 20 2 8 2 4 10 3 10 2 4 3 CMOS  4000 (cấp điện 3 đến 18V)  4500 (cấp điện 3 đến 18V)  74C (tƣơng thích với TTL)  74HC (74C tốc độ cao)  74HCT (74HC có mức điện thế vào TTL)  74AC (74HC cao cấp)  74ACT (74HCT cao cấp) 0 0 0 0 0 0 0 100 100 50 10 10 3 3 Bảng 4.1: Bảng so sánh đặc tính họ CMOS và TTL 2.4 Loại 74AC, 74ACT (Advanced CMOS). Ở TTL có loại các Schottky cao cấp 74AS, 74ALS trong đó loại sau đƣợc dùng nhiều trong máy tính đời mới. Trƣờng phái CMOS cũng chẳng chịu thua và đã phát triển loại logic CMOS cao cấp (viết tắt là ACL) gồm 74AC, 74ACT thay thế đƣợc logic TTL cao cấp (xem bảng 6.1). Loại CMOS cao cấp có chức năng tƣơng đƣơng với một số loại TTL nhƣng không tƣơng thích về chân ra với TTL. Chân ra ở 74AC và 74ACT đã đƣợc chọn sao cho các tín hiệu vào ít nhạy cảm với sự thay đổi tín hiệu ở các chân khác. Loại cao cấp ACL có ƣu thế loại tốc độ cao HC về độ miễn nhiễu, trì hoãn truyền, tốc độ đồng hồ tối đa. Tên của loại ACL có 5 số bắt đầu bởi 11, ví dụ 74AC11004 (tƣơng ứng với 74HC04). 2.5 Loại FACT (Fairchild Advanced CMOS Technology). Khoa KT Điện - Điện tử Trang 69 Giáo trình Vi mạch số Năm 2012 Năm 1985 hãng Fairchild (một công ty Mỹ đi tiên phong trong lĩnh vực vi điện tử kể cả vi xử lý mặt dù không phải là một công ty có nhiều sản phẩm trên thị trƣờng thế giới) tung ra loại FACT gồm 74AC00, 74ACT00, 74FCT00 có tính năng trội hơn các loại tƣơng ứng của các loạt tƣơng ứng của các hãng khác (loại IC CMOS FACT về sau thuộc sở hữu của hãng National Semiconductor của Mỹ). 2.6 Loại 74AHC (Advanced High Speed CMOS). Loại CMOS mới nhất này nhanh hơn, tiêu thụ ít công suất hơn và có thể thay thế trực tiếp loại HC. Thông số 4000B 74HC/H CT 74AC/AC T 74AHC/ T 74ALS Công suất tiêu tán mỗi cổng  Tĩnh (mW)  100KHz (mW) Trì hoãn truyền (ns) Tốc độ - công suất(pJ) ở 100KHz Tốc độ đồng hồ tối đa (MHz) Lề nhiễu dở nhất(V) 1,0 x 10 -3 0,1 50 5 12 1,5 2,5 x 10 -3 0,17 8 1,4 40 0,9 5,0 x 10 -3 0,08 4,7 0,37 100 0,7 9,0 x 10 -5 0,006 3,7 0,02 130 0,55 1,2 1,2 4 4,8 70 0,4 Bảng 4.2 : Thông kỹ thuật của các loại CMOS khi VDD=5v 3. Đặc tính điện của logic CMOS Trong việc sử dụng các IC logic CMOS ta phải biết nhiều đặc tính và giới hạn của chúng. Các đặc tính thông dụng nhƣ điện thế cấp điện,số tỏa ra, khả năng dòng rathƣờng dễ vận dụng. Tất cả các IC logic đều dùng đƣợc ở 5V. Số tỏa ra với cùng loại logic ít nhất là gần chục trong lúc thƣờng chỉ cần vài. Tuy nhiên đôi khi cần tham khảo tài liệu khi có nghi ngờ hay sử dụng ở trƣờng hợp thái cực (điện thế cấp điện cao nhất, tốc độ cao nhất, tải thuần dung,thuần cảm) hay giao tiếp các IC khác điện thế,khác loại. Trong các sách tra cứu IC ngƣời ta liệt kê các chỉ tiêu tối đa, các điều kiện hoạt động khuyến cáo, các đặc tính tĩnh điện và các đặc tính chuyển mạch. 3.1 Điện thế cấp điện Ở TTL điện thế cấp điện thƣờng đƣợc gọi VCC, còn ở CMOS thƣờng đƣợc gọi là VDD nhƣng có khuynh hƣớng cũng gọi chung là VCC. Các loại CMOS có điện thê cấp điện rất khác nhau mà nhầm lẫn có thể tai hại. Khoa KT Điện - Điện tử Trang 70 Giáo trình Vi mạch số Năm 2012 Để biết đƣợc thông số mức điện áp các học CMOS, xem bảng 4.3 để từ đó ta có thể chọn mức áp hợp lý cấp cho IC. Loại CMOS Điện thế cấp điện VDD CD4000A,B,CD4500 MC14000A,B,C14500 74C 74HC 74HCT 3V đến 15V (có thể đến 18V) 3V đến 15V (có thể đến 18V) 3V đến 15V (có thể đến 18V) 2V đến 6V 4,5 đến 5,5V Bảng 4.3: Điện thế cấp điện ở các loại CMOS khác nhau Để ý loại CMOS nào cũng sử dụng đƣợc ở điện thế 5V nhƣ TTL. Trên thực tế, và cũng đế so sánh với TTL, trong nhiều trƣờng hợp tiếp theo ta sử dụng các CMOS ở điện thế cấp điện 5V. 3.2 Các điện thế logic ở ngõ vào Ta biết mức logic (trạng thái logic) không ứng với một điện thế nhất định mà là một khoảng điện thế. Ở các loại logic CMOS ngƣời ta cũng định nghĩa các điện thế VIH, VIL nhƣ ở TTL, hình 4.7 cho ta thấy khoảng điện thế ứng với mức cao, mức thấp ở các loại logic CMOS. Để ý là loại 74HCT giống TTL. Đối với loại CD4000, 74C dùng điện thế cấp điện lớn hơn 5v thì VIH 0,7 VDD,VIL 0,3VDD. Mức cao Bất định Mức thấp VDD = 5V VIH = 3,5V VIL = 1,5V GND = 0V (a) 4000, 4500, 14000, 14500, 74C, 74HC Mức thấp Bất định Mức cao VDD = 5V VIH = 2V VIL = 0,8V GND = 0V (b) 74HCT (giống các loại TTL) Khoa KT Điện - Điện tử Trang 71 Giáo trình Vi mạch số Năm 2012 Hình 4.8: Mức điện thế vào ứng với mức cao,mức thấp ở logic CMOS. Khi các IC cùng loạt ở cùng điện thế cấp điện đƣợc dùng trong mạch,và số cổng tải nhỏ hơn số tỏa ra thì mạch tự nhiên chạy đúng và ta không cần quan tâm các điện thế VIH, VIL. Ta quan tâm đến các điện thế này khi tuy cùng loạt CMOS nhƣng ở điện thế cấp điện khác nhau hoặc khi giao tiếp TTL với các loạt CMOS. Bảng 4.4 so sánh các mức điện thế ở các loạt logic CMOS. Thông số 4000B 74HC 74HCT 74AC 74ACT 74AHC 74AHCT VIH(min) VIL(max) VOH(min) VOL(max) 3,5 1,5 4,95 0,05 3,5 1,0 4,9 0,1 2,0 0,8 4,9 0,1 3,5 1,5 4,9 0,1 2,0 0,8 4,9 0,1 3,85 1,65 4,4 0,44 2,0 0,8 3,15 0,1 Bảng 4.4:Các mức điện thế (bằng volt) ở các CMOS khi VDD=5V 3.3 Các điện thế logic ở ngõ ra 1 0 Vùng bất định VDD = 5V 0,5V (VOL ở IOL) 0,1V hở 0V = GND 4,9V hở 4,0V (VOH ở IOH) Hình 4.9: Các điện thế ra ứng với mức cao và mức thấp Các thông số về điện thế và dòng ở các IC logic CMOS không rõ ràng nhƣ ở TTL, các tài liệu tham khảo liệt kê rất khác nhau do ghi nhận ở điều kiện hoạt động khác nhau, loại đóng vỏ, tùy hãng sản xuấtTuy nhiên, ta vẫn có thể rút ra những điều chung nhất (hình 4.8). Khi ngõ ra để hở tức không tải, điện thế ra mức cao (transistor PMOS ở trên dẫn, transistor NMOS ở dƣới ngƣng) rất sát VDD, không bao giờ xuống dƣới 4,9V (nếu Khoa KT Điện - Điện tử Trang 72 Giáo trình Vi mạch số Năm 2012 VDD=5V). Khi dòng ra càng lớn (dòng điện từ VDD qua transistor PMOS ở trên và qua tải) điện thế ra càng sụt và đƣợc cho phép xuống thấp nhất gọi VOH (khoảng 4.0V) ở dòng ra tối đa cho phép IOH . Điện thế ra mức thấp (PMOS ngƣng,NMOS dẫn) khi chƣa có tải rất sát điện thế đất, không bao giờ lên cao quá 0,1V. Khi dòng ra càng lớn (đây là dòng nhận từ tải chảy vào NMOS) điện thế ra càng tăng và đƣợc cho phép lên cao nhất gọi VOL (khoảng 0,5V) ở dòng ra tối đa cho phép IOL. Cũng giống nhƣ điện thế ở ngõ vào,ta chỉ quan tâm đến các điện thế ra khi giao tiếp CMOS khác điện thế, khác loạt nhất là khi giao tiếp CMOS với TTL, ECL. 3.4 Dòng điện vào và dòng điện ra Bảng 4.6 cho biết dòng điện ở ngõ vào và ngõ ra ở hai mức logic. Dấu “-” chỉ dòng chảy từ IC, dấu “+” (không dấu) chỉ dòng chảy vào IC.0,1V (hở). Thông số dòng điện 74 74LS 74ALS 4000 74HC(T) Dòng vào mức cao IIH Dòng vào mức thấp IIL Dòng ra mức cao IOH Dòng ra mức cao IIL 40 A -1,6 A -400 A -16mA 20 A -400 A -400 A 8mA 20 A -100 A -400 A 8mA <1 A <1 A -0,5mA 0,5mA <1 A < A -4mA 4mA Bảng 4.6: Dòng điện ở ngõ vào và ngõ ra mạch logic CMOS Dòng điện ra quan trọng hơn, đó là dòng ra tối đa cho phép mà vẫn bảo đảm các điện thế logic ra nói ở trên. Đối với các loạt CMOS, các dòng điện liệt kê trong các tài liệu khá phân tán nhƣ đã nói ở trƣớc và bảng ở trên chỉ là những trị số xem nhƣ trung bình. 3.5 Số tỏa ra Dòng ra của các CMOS khá lớn trong lúc điện trở vào của các MOS rất lớn (điển hình 10 12 Ohm) tức dòng vào rất rất nhỏ nên số tỏa ra rất lớn. Nhƣng mỗi cổng CMOS có điện dung ngõ vào diển hình 5pF nên khi có nhiều cổng tải mắc song song số điện dung tăng Khoa KT Điện - Điện tử Trang 73 Giáo trình Vi mạch số Năm 2012 lên làm tốc độ chuyển mạch chậm lại khiến số tỏa ra ở tần số thấp (dƣới 1MHz) là vài chục,còn ở tần cao số tỏa ra giảm còn dƣới 10. 4. Giao tiếp mạch logic với DC,AC. Ở các cổng CMOS công suất tiêu tán tĩnh rất nhỏ. Khi mạch đang chuyển mạch cả hai transistor PMOS, NMOS đều đồng thời dẫn nên dòng điện qua hai transistor tăng lên làm tăng công suất tiêu tán. Sự tăng công suất này thuộc vào thời tăng giảm của tín hiệu và tần số tín hiệu. Giả sử tín hiệu có cạnh khá dốc thì sự tăng công suất không đáng kể. Nhƣ vậy công suất là công suất lƣu giữ ở điện dung tải (CL) nhƣng ở trƣờng hợp CMOS ngƣời ta thêm điện dung tiêu tán tƣơng đƣơng (CPD) mà thƣờng là chục đến vài chục pF. Hình 4.10 cho thấy công suất tiêu tán ở CMOS tăng nhanh theo tần số cao và vƣợt 74LS ở khoảng 2MHz. CMOS 74HCHCT cũng có công suất tiêu tán thấp hơn TTL loại 74ALS nhƣng ở tần số khoảng 2MHz bắt đầu vƣợt. 100 87. 5 1 10 2 0. 001 0 .01 0 .1 1 10 50 100 f (MHz ) PD (mW) 74HC00 74LS00 0. 01 Hình 4.10: Công suất theo tần số 4.1 Giao tiếp với tải DC Các công tắc thƣờng sử dụng để đóng mở nguồn cấp tạo trạng thái logic cho cổng nhƣng do làm dạng tiếp xúc cơ khí nên khi đóng mở sẽ sinh ra hiện tƣợng dội. Hiện tƣợng dội nảy sinh là do khi ta đóng công tắc thì thật ra là đóng mở nhiều lần rồi mới đóng hẳn hay khi mở công tắc thì thực ra công tắc cũng bị hở và đóng nhiều lần trƣớc khi hở hẳn. Hiện tƣợng này chỉ xảy ra vài chục ms nhƣng với mạch logic đôi khi cũng là “nguy hiểm” rồi. Để chống dội ta có thể sử dụng phần cứng hay phần mềm. Chẳng hạn ở bàn phím máy tính đều là các công tắc cơ khí, 1 phần mềm trong máy sẽ dò đọc công tắc đó chuyển tiếp trong một khoảng thời gian ngắn khoảng 20ms, nếu thực sự công tắc đƣợc Khoa KT Điện - Điện tử Trang 74 Giáo trình Vi mạch số Năm 2012 nhấn thì mức logic mới ấn ổn định sau khoảng thời gian dội ấy và phần mềm mới chấp nhận đƣợc trạng thái của công tắc. Ở đây trình bày cách chống dội bằng tụ và mạch chốt. Hình 4.11: Chống dội dùng tụ Hình 4.12: Chống dội dùng cổng NOT CMOS thƣờng hay schmitt trigger đều đƣợc cả nhƣ cổng NOT 4069, 4040; cổng NAND 7400, 4011, 74132, Led đơn rất hay đƣợc sử dụng để hiển thị ở các mạch điện tử, áp rơi trên nó dƣới 2V, dòng qua khoảng vài mA do đó nhiều cổng logic loại TTL và CMOS 74HC/HCT có thể thúc trực tiếp led đơn. Tuy nhiên loại CMOS 4000, 14000 thì không thể do dòng vào ra mức cao và thấp đều rất nhỏ (dƣới 1uA, và dƣới 0,5mA) mặc dù chúng có thể hoạt động và cho áp lớn hơn 2 loại kia Khoa KT Điện - Điện tử Trang 75 Giáo trình Vi mạch số Năm 2012 VOH, IOH RG R VCC IS = ID T1 T2 RS RS RGVOH ,IOH VCC IS = ID Hình 1.13: Mạch giao tiếp với led  Khi ngõ ra mạch logic mức cao (VOH, IOH) Hình 4.14: Tải DC dòng nhỏ Hình 4.15: Tải DC dòng lớn  Khi ngõ ra mạch logic mức cao (VOL ,IOL) R1VOL IOL IR VCC RG VCC IOL VOL RD IS = ID Hình 4.16: Sơ đồ mạch tính cho R Hình 4.17 : Sơ đồ mạch tính RG RG1 R VCC IS = ID T1 T2IOL VOL 5V RS Hình 4.18: Sơ đồ mạch tính RG1 Khoa KT Điện - Điện tử Trang 76 Giáo trình Vi mạch số Năm 2012 Do dòng lớn vƣợt quá khả năng của cổng nên có thể dùng thêm transistor khuếch đại dòng, khi tác động mức thấp dùng transistor PNP còn khi tác động mức cao nên dùng transistor loại NPN. Hình 4.19: Giao tiếp tải dòng lớn. R2 đƣợc thêm vào để giảm dòng rỉ khi transistor ngƣng dẫn, R2 khoảng 10K. Trƣờng hợp tải cần dòng lớn hơn nữa ta có thể dùng transistor ghép Darlington để tăng dòng ra. Khác với trƣờng hợp tải cần dòng lớn, không thể dùng transistor làm tầng đệm vì các cổng logic cấu tạo bởi các transistor bên trong rất nhạy, áp ngƣợc chịu đựng của chúng không lớn lắm nên với áp tải lớn có thể làm chết chúng thậm chí làm chết luôn cả transistor đệm ở bên ngoài. Giải pháp trong trƣờng hợp này là phải dùng thêm 1 transistor khác làm nhiệm vụ cách li áp cao từ tải với cổng logic, cũng có thể dùng cổng đệm thúc chịu áp cao nhƣ 7407 Khoa KT Điện - Điện tử Trang 77 Giáo trình Vi mạch số Năm 2012 Hình 4. 20: Giao tiếp với tải áp cao Riêng với cổng TTL tác động mức cao thì có thể không cần transistor cách li cũng đƣợc nếu đủ dòng cho tải (do phân cực nghịch tiếp giáp BC). Tuy nhiên phải lƣu ý rằng điện áp phân cực nghịch không đƣợc vƣợt quá giới hạn điện áp chịu đựng của mối nối BE (thông thƣờng khoảng 60VDC). 4.2 Giao tiếp với tải AC Áp xoay chiều thƣờng dùng là áp lƣới 220V/50Hz, với giá trị lớn nhƣ vậy nên cần cách li cổng logic với tải, một số linh kiện hay dùng để cách li là Thyristor (SCR), Triac, Rơle, ghép nối quang (opto coupler).  Giao tiếp sử dụng Triac Transistor dùng đệm đủ dòng cho Triac, các điện trở phân cực mắc thêm để giảm dòng rỉ. Triac đƣợc dùng cần quan tâm đến dòng thuận cực đại và điện áp nghịch đỉnh luôn nằm dƣới giá trị định mức. Khoa KT Điện - Điện tử Trang 78 Giáo trình Vi mạch số Năm 2012 R1 R2 R3 R4 T 220V 50Hz VCC = 5V VOL IOL R1 R2 R3 R4 T 220V 50Hz VCC = 5V VOH IOH (A) Tác động mức thấp (B) Tác động mức cao Hình 4.21:Giao tiếp mạch logic với triac để điều khiển tải AC Hình 4.22: CMOS giao tiếp với tải xoay chiều  Dùng kết nối quang ( opto couple ) và SCR : Phƣơng pháp này cách li hoàn toàn giữa mạch áp thấp và áp cao nhờ 1 opto couple nhƣ hình vẽ. Cổng logic tác động ở mức thấp làm opto dẫn kéo theo SCR đƣợc kích để mở tải. Áp 20VDC nuôi opto đƣợc chỉnh lƣu từ nguồn xoay chiều, và ổn áp bởi diode zener. Mạch tác động mức cao cũng tƣơng tự. Hình 4.23 Giao tiếp dùng kết nối quang Khoa KT Điện - Điện tử Trang 79 Giáo trình Vi mạch số Năm 2012 BÀI TẬP CHƢƠNG 4 Câu 1: Giải thích nguyên lý hoạt động của mạch Hình 4.20 Câu 2: Cho biết giá trị điện áp tại mức cao và mức thấp ở cổng logic CMOS Câu 3: Trình bày cách giao tiếp giữa TTL và CMOS Câu 4: Cho biết ƣu điểm của mạch CMOS giao tiếp với tải bằng TRIAC Câu 5: So sánh ƣu nhƣợc điểm của cổng logic TTL và CMOS Câu 6: Cho biết phạm vi ứng dụng phổ biến của mạch cổng CMOS Khoa KT Điện - Điện tử Trang 80 Giáo trình Vi mạch số Năm 2012 CHƢƠNG 5:MẠCH TUẦN TỰ FLIP-FLOP,VÀ GHI DỊCH Chƣơng này sẽ trình bày về mạch tuần tự, đó là mạch có trạng thái ngã ra không những phụ thuộc vào tổ hợp các ngã vào mà còn phụ thuộc trạng thái ngã ra trƣớc đó. Ta nói mạch tuần tự có tính nhớ. Ngã ra Q+ của mạch tuần tự là hàm logic của các biến ngã vào A, B, C . . . và ngã ra Q trƣớc đó nghĩa là Q+ = f(Q,A,B,C . . .) Mạch tuần tự chia làm 2 loại: Đồng bộ và không đồng bộ. Ở mạch đồng bộ, các phần tử của mạch chịu tác động đồng thời của xung đồng hồ (CK - Clock) và mạch không đồng bộ thì không có xung CK. Phần tử cơ bản cấu thành mạch tuần tự là các flip - flop. Nội dung chƣơng trình chƣơng này gồm các phần: 1..KHÁI NIỆM FLIP-FLOP, PHÂN LOẠI, PHƢƠNG PHÁP KÍCH 2. FLIP-FLOP JK 3.FLIP-FLOP RS 4..FLIP-FLOP T 5 .FLIP-FLOP D & MẠCH GHI. Khoa KT Điện - Điện tử Trang 81 Giáo trình Vi mạch số Năm 2012 1.Khái niệm Flip-Flop, phân loại, phƣơng pháp kích. 1.1 Khái niệm: Flip-Flop (viết tắt là FF) là mạch dao động đa hài hai trạng thái bền, đƣợc xây dựng trên cơ sở các cổng logic và hoạt động theo một bảng trạng thái cho trƣớc. FF là mạch có khả năng lật lại trạng thái ngõ ra tùy theo sự tác động thích hợp của ngõ vào, điều này có ý nghĩa quan trọng trong việc lƣu trữ dữ liệu trong mạch và xuất ra khi cần. Hình 5.1 : Sơ đồ khối mô hình một Flip-Flop Một Flip – Flop thƣờng có: - Một hoặc hai ngõ vào dữ liệu, một ngõ vào xung Ck (Clock – xung đồng hồ ) và có thể có các ngõ bất đồng bộ nhƣ Clear (xóa), Preset (thiết lập). - Hai ngõ ra, thƣờng đƣợc kí hiệu là Q (ngõ ra chính ) và (ngõ ra phụ). Ngƣời ta thƣờng dùng trạng thái của ngõ ra chính để chỉ trạng thái của FF. Nếu hai ngõ ra có trạng thái giống nhau ta nói FF ở trạng thái cấm. - Flip flop có thể đƣợc tạo nên từ mạch chốt. - Điểm khác biệt giữa một mạch chốt và một FF là: FF chịu tác động của xung đồng hồ còn mạch chốt thì không. - Ngƣời ta gọi tên các FF khác nhau bằng cách dựa vào tên các ngõ vào dữ liệu của chúng. FF input Ck Q Q output Hình 5.2:Ký hiệu của một Flip - Flop Khoa KT Điện - Điện tử Trang 82 Giáo trình Vi mạch số Năm 2012 1.2 Phân loại: FlipFlop co thể đƣợc phân loại theo tín hiệu điều khiển hoặc phân loại theo chức năng.  Theo tín hiệu điều khiển (xung Clock ) - Không có tín hiệu điều khiển đồng bộ (FF không đồng bộ). - Có tín hiệu điều khiển đồng bộ (FF đồng bộ).  Theo chức năng: - JK – FlipFlop : Jordan và Kelly - Tên 2 nhà phát minh - RS – FlipFlop : Reset - Set Xóa - Thiết lập - T – FlipFlop :Toggle - Bập bênh, bật tắt - D – FlipFlop : Delay - Trễ 1.3 Phƣơng pháp kích: Ngỏ ra của FF đồng bộ thay đổi trạng thái khi có sự tác động của xung Clock (xung CK) còn gọi là các xung kích. Xung đồng hồ (Clock) đƣợc diễn tả bằng một xung vuông, thƣờng là một chuối xung vuông, do vậy để kích FF ta có thể kích mức cao (mức 1), mức thấp (mức 0) hoặc kích bằng cạnh lên (sƣờn lên, sƣờn dƣơng) hay cạnh xuống (sƣờn xuống, sƣờn âm) điều này hoàn toàn phụ thuộc vào cấu trúc của FF. Hình 5.3 Phƣơng pháp kích bằng xung Clock Hình 5.4 : Ký hiệu các kiểu kích FF bằng xung CK Sƣờn lên và mức logic 1 có mối quan hệ với nhau, vì vậy mạch tạo sƣờn lên là mạch cải tiến của mạch tác động theo mức logic 1. Khoa KT Điện - Điện tử Trang 83 Giáo trình Vi mạch số Năm 2012 Sƣờn lên thực chất là một xung dƣơng, có thời gian tồn tại rất ngắn. Để cải tiến các FF tác động theo mức logic 1 thành FF tác động theo sƣờn lên ta mắc vào trƣớc FF đó một mạch tạo sƣờn lên. 1 2 3 4 Ck S y R S R Q Q Hình 5.5: FF có tín hiệu Ck điều khiển theo sƣờn lên 2. FLIP-FLOP R-S 2.1 RS-FF không đồng bộ  Dạng 1: RSFF không đồng bộ dùng cổng NOR S R Q Q2 1 Hình 5.6 RSFF không đồng bộ cổng NOR Bảng 5.1: bảng trạng thái RS -FF Dựa vào bảng chân trị cuả cổng NOR để giải thích hoạt động của sơ đồ mạch này: -S=0,R=1Q=0.Q=0 hồi tiếp về cổng NOR 2 nên cổng NOR 2 có hai ngõ vào bằng 0 Q =1.Vậy Q=0 và Q =1. -S=1,R=0 Q =0. Q =0 hồi tiếp về cổng NOR 1 nên cổng NOR 1 có hai ngõ vào =0. Q=1.Vậy,Q=1 và Q =0 -Giả sử ban đầu S=0,R=1Q=0 và Q =1. Nếu tín hiệu ngõ vào thay đổi thành S=0,R=0(R chuyển từ 10) ta có: +S=0 và Q=0 Q =1 +R=0 và Q =1Q=0 RSFF giữ nguyên trạng thái cũ trƣớc đó. S R Q 0 0 Q0 0 1 0 1 0 1 1 1 X Khoa KT Điện - Điện tử Trang 84 Giáo trình Vi mạch số Năm 2012 -Giả sử ban đầu S=1,R=0Q=1 và Q =0 Nếu tín hiệu ngõ vào thay đổi thành: R=0,S=0 (S chuyển từ 10) ta có: +R=0 và Q =0 Q=1 +S=0 và Q=1 Q =0 RSFF giữ nguyên trạng thái cũ trƣớc đó.  Dạng 2: RSFF không đồng bộ dùng cổng NAND S R Q Q2 1 Hình 5.7: RSFF không đồng bộ cổng NAND Bảng 5.2 Bảng trạng thái RS-FF. Dựa vào bảng chân trị của cổng NAND:  0 1 1 0 i i x x y      Ta có: - 0, 1S R  Q=1.Q=1 hồi tiếp về cổng NAND 2 nên cổng NAND 2 có hai ngõ vào bằng 1 vậy Q =0. - 0, 1 1, 1S R Q Q     hồi tiếp về cổng NAND 1 nên cổng NAND 1 có hai ngõ vào bằng 1 vậy Q=0. - 0 1S R Q Q     đây là trạng thái cấm. - 1:S R  Giả sử trạng thái trƣớc đó có Q=1, 0Q  hồi tiếp về cổng NAND 1 nên cổng NAND 1 có một ngõ vào bằng 0 Vậy Q=1RSFF giữ nguyên trạng thái cũ. *Nhƣ vậy gọi là FF không đồng bộ bởi vì chỉ cần một trong hai ngõ vào S hay R thay đổi thì ngõ ra cũng thay đổi theo. Về mặt kí hiệu,các RSFF không đồng bộ đƣợc kí hiệu nhƣ sau: S R Q 0 0 X 0 1 1 1 0 0 1 1 Q0 Khoa KT Điện - Điện tử Trang 85 Giáo trình Vi mạch số Năm 2012 S R Ck Q Q R Q S S Q R a)RS tác động mức 1 b) RS tác động mức 0 Hình 5.8: Kí hiệu các RS - FF không đồng bộ 2.2 RS - FF đồng bộ Mạch RSFF đồng bộ hoạt động cần có tín hiệu đồng bộ, nghĩa là cần có xung đồng hồ (xung kích Ck). ngỏ ra của FF phụ thuộc vào trạng thái ngỏ vào R-S đồng thời cần xác định tại vị trí xung kích tác động Trong đó: Ck là tín hiệu điều khiển đồng bộ hay tín hiệu đồng hồ(Clock). Khảo sát hoạt động của mạch: S R Ck 1 2 3 4 s R Q Q a) Sơ đồ logic RS – FF đồng bộ b) ký hiệu RS – FF đồng bộ mức cao Hình 5.9: RSFF đồng bộ. Từ sơ đồ mạch RS – FF ta có bảng trạng thái ứng với xung kích Ck nhƣ sau Bảng 5.3: Bảng trạng thái RS – FF đồng bộ mức cao S R Ck Q X X 0 Q0 0 0 1 Q0 0 1 1 0 1 0 1 1 1 1 1 X Khoa KT Điện - Điện tử Trang 86 Giáo trình Vi mạch số Năm 2012 -Ck=0:Cổng NAND 3 và 4 khóa không cho dữ liệu đƣa vào.Vì cổng NAND 3 và 4 đều có ít nhất 1 ngõ vào Ck=0 1S R   Q=Q0:RSFF giữ nguyên trạng thái cũ. -Ck=1:Cổng NAND 3 và 4 mở. Ngõ ra Q sẽ thay đổi tùy thuộc vào trạng thái của S và R. +S=0,R=0  1, 1S R  Q=Q 0 +S=0,R=1 1, 0S R   Q=0 +S=1,R=0 0, 1S R   Q=1 +S=1,R=1 0, 0S R   Q=X Trong trƣờng hợp này tín hiệu đồng bộ Ck tác động mức 1.Trong trƣờng hợp Ck tác động mức 0 thì ta mắc thêm cổng đảo nhƣ sau: R Ck S 1 2 3 4 S R Q Q S Ck R Q Q Hình 5.10:Mắc thêm cổng đảo trong trƣờng hợp Ck tác động mức 0. FF – RS đồng bộ còn có loại tác động bằng xung kích cạnh lên hay cạnh xuống, đây là loại đƣợc sử dụng phổ biến nhất Q Q SET CLR S R Q Q SET CLR S R Xung CK tác động cạnh lên Xung Ck tác động cạnh xuống Hình 5.11: RS – FF tác động bằng cạnh Khoa KT Điện - Điện tử Trang 87 Giáo trình Vi mạch số Năm 2012 a) RSFF kích bằng mức b) Bảng hàm kích RSFF Bảng 5.4: Bảng trạng thái và hàm kích RS –FF đồng bộ cổng NOR Ví dụ 1: Thiết kế mạch đếm đồng bộ - đếm xuống – xung Ck tác động cạnh lên, mod =12. Sử dụng FF RS  Bảng trạng thái : Tp 0 0 0 0 0 0X 0X 0X 10 1 0 0 0 1 0X 0X 10 01 2 0 0 1 0 0X 0X X0 10 3 0 0 1 1 0X 10 01 01 4 0 1 0 0 0X X0 0X 10 5 0 1 0 1 0X X0 10 01 6 0 1 1 0 0X X0 X0 10 7 0 1 1 1 10 01 01 01 8 1 0 0 0 X0 0X 0X 10 9 1 0 0 1 X0 0X 10 01 10 1 0 1 0 X0 0X X0 10 11 1 0 1 1 01 0X 01 01 QDQC QBQA 00 01 11 10 00 0X 0X XX X0 01 0X 0X XX X0 N N+1 N Q Q SR 0 0 0X 0 1 10 1 0 01 1 1 X0 CK S R Q 0 X X ↑ 0 0 ↑ 0 1 0 1 ↑ 1 0 1 0 ↑ 1 1 Trạng thái cấm SDRD = Khoa KT Điện - Điện tử Trang 88 Giáo trình Vi mạch số Năm 2012 11 0X 10 XX 01 10 0X X0 XX X0 SD = QCQBQA RD = QDQBQA SC = 1 RC =QD SB= 1 RB = QB SA = A RA = QA Ví dụ 2: Vẽ dạng sóng ngỏ ra RS – FF đồng bộ mức cao 3.FLIP-FLOP JK 3.1 Cấu trúc: QDQC QBQA 00 01 11 10 00 0X 0X XX 0X 01 10 10 XX 0X 11 01 01 XX 0X 10 X0 X0 XX 0X QDQC QBQA 00 01 11 10 00 10 10 XX 10 01 01 01 XX 01 11 01 01 XX 01 10 10 10 XX 10 QDQC QBQA 00 01 11 10 00 0X X0 XX X0 01 0X X0 XX X0 11 10 01 XX 01 10 0X X0 XX X0 SCRC SBRB SARA Khoa KT Điện - Điện tử Trang 89 Giáo trình Vi mạch số Năm 2012 FF JK đƣợc tạo ra từ FF RS, nhằm khắc phục trạng thái cấm của RS – FF, nhờ tín hiệu hồi tiếp từ ngỏ ra thông qua cổng AND. Khi đó : J ~ S và K ~ R Q Q SET CLR S R J K Hình 5.12: Cấu trúc FF JK từ RS - FF 3.2 Kí hiệu và bảng trạng thái: JK – FF chỉ hoạt động ở chế độ đồng bộ J Q Q K SET CLR J Q Q K SET CLR J K Q Q CLK Tích cực mức cao J K Q Q CLK Tích cực mức thấp Hình 5.13: Ký hiệu các loại JK – FF CK J K Q 0 X X Q0 1 0 0 Q0 1 0 1 0 1 Xung CK tác động cạnh lên Xung CK tác động cạnh xuống Khoa KT Điện - Điện tử Trang 90 Giáo trình Vi mạch số Năm 2012 Bảng 5.5 : Bảng trạng thái JK – FF Bảng 5.6: Hàm kích JK – FF Theo bảng trạng thái ta thấy FF JK đã thoát khỏi trạng thái cấm và thay vào đó là trạng thái đảo ( khi J = K = 1 thì Q = 0 ) ngƣời ta lợi dụng trạng thái này để thiết kế mạch đếm. Ví dụ 1: Thiết kế mạch đếm đồng bộ đếm lên mod 5, xung Ck tác động cạnh lên .  Ta có bảng trạng thái TP 0 0 0 0 0X 0X 1X 1 0 0 1 0X 1X X1 2 0 1 0 0X X0 1X 3 0 1 1 1X X1 X1 4 1 0 0 X1 0X 1X  Gom nhóm: JC = QBQA KC = 1 JB = KB = Q JA = KA = 1 Ví dụ 2: Vẽ dạng sóng ngõ ra Q,tín hiệu vào J, K và xung CK tác động nhƣ hình vẽ? 1 1 0 1 0 1 1 1 Q0 N N+1 N Q Q JK 0 0 0X 0 1 1X 1 0 X1 1 1 X0 QC QBQA 0 1 00 0X X1 01 0X XX 11 0X XX 10 0X XX QC QBQA 0 1 00 0X 0X 01 1X XX 11 X1 XX 10 X0 XX QC QBQA 0 1 00 1X 0X 01 X1 XX 11 X1 XX 10 1X XX JCKC JAKA JBKB B Khoa KT Điện - Điện tử Trang 91 Giáo trình Vi mạch số Năm 2012 1 1 1 0 Ck J K Q  Giải thích dạng tín hiệu ngõ ra -Giả sử ban đầu J=K=0,Q=1 thì Q0=1, -Khi cạnh lên thứ nhất của xung Ck xuất hiện,J=0,K=1,vì thế FF bị xóa vế trạng thái Q=0. -Khi cạnh lên thứ 2 của xung Ck xuất hiện J=K=1.Điều này làm cho FF bị lật so với trạng thái trƣớc đó tức là Q=1. -Khi cạnh lên thứ 3 của xung Ck xuất hiện J=K=0 nên FF không đổi trạng thái ở lần chuyển tiếp này tức là Q=1 -Khi cạnh lên thứ 4 xuất hiện,J=1,K=0.Đây là điều kiện thiết lập Q=1.Tuy nhiên trƣớc đó Q=1 nên vẫn duy trì ở trạng thái cũ. -Tới khi có cạnh lên của xung Ck kế tiếp xuất hiện J=1,K=1 điều này làm cho FF lật trạng thái từ trạng thái trƣớc đó Q=1 sang Q=0. 3.3 Ứng dụng của JK FF +Mạch chia tần số +Mạch đếm lên / xuống , đồng bộ hay không đồng bộ 3.4 Giới thiệu họ IC FF JK:  IC 74LS112: gồm 2 FF – JK Khoa KT Điện - Điện tử Trang 92 Giáo trình Vi mạch số Năm 2012 a) Hình ảnh thật b) Sơ đồ chân Hình 5.14: Hình ảnh thực tế và sơ đồ chân IC 74LS112  IC 74LS73: Cũng gồm 2 FF – JK, Xung CK tác động cạnh xuống a) Hình ảnh thực tế b) Cấu trúc và sơ đồ chân Hình 5.15: Hình ảnh thực tế và sơ đồ chân IC 74LS73 4. FLIP-FLOP T 4.1 Cấu trúc: Từ JK-FF ngƣời ta nối chung các ngõ vào J,K tạo ngõ vào T nhƣ sau: T J K Ck FF Q Q Hình 5.16:Cấu trúc của FF-T CK T Q Khoa KT Điện - Điện tử Trang 93 Giáo trình Vi mạch số Năm 2012 4.2 Kí hiệu và bảng trạng thái FF-T T Ck FF Q Q Hình 5.17:Ký hiệu T - FF Bảng 5.7:Bảng trạng thái FF -T 4.3 Dạng sóng ngỏ ra Q (giản đồ thời gian) Ck T Q 0 0 0 1 Hình 5.18:Giản đồ thời gian ngỏ ra Q theo T  Giải thích dạng sóng tín hiệu ngỏ ra: -Giả sử ban đầu T=0, Q=0. -Khi xuất hiện cạnh lên thứ nhất của xung Ck,T=0 nên FF vẫn giữ ở trạng thái Q=0. -Khi cạnh lên thứ 2 của xung Ck xuất hiện,T=1 nên FF lật trạng thái từ Q=0 sang Q=1. -Khi xuất hiện cạnh lên thứ 3 của xung Ck,T=0 nên FF vẫn giữ ở trạng thái Q=1 -Tại thời điểm cạnh lên kế tiếp của xung Ck xuất hiện,T=1 nên FF lại lật trạng thái từ Q=1 sang Q=0. -Khi cạnh lên kế tiếp của xung Ck xuất hiện,T=1 nên FF lại lật trạng thái từ Q=0 sang Q=1.  FF T được sử dụng chính để tạo mạch đếm chia 2 5.FLIP-FLOP D và mạch ghi: 5.1 Cấu trúc : FF-D đƣợc xây dựng từ FF-JK hoặc FF-RS bằng cách thêm 1 cổng đảo 0 X Q0  0 Q0  1 0Q Khoa KT Điện - Điện tử Trang 94 Giáo trình Vi mạch số Năm 2012 D J K Ck Q Q D Ck Q Q S R Hình 5.19:FF-D đƣợc xây dựng từ FF-JK hoặc FF-RS  Kí hiệu và bảng trạng thái FF-D D Ck Q Q FF Hình 5.20: Kí hiệu Bảng 5.8:Bảng trạng thái FF-D 5.2 Dạng sóng tín hiệu Q theo D ( giản đồ thời gian) C D Q 0 1 0 1 1 Hình 5.21:Dạng tín hiệu Q theo D Giải thích nguyên lý hoạt động: -Giả sử trạng thái ban đầu D=0,Q=1. -Khi xuất hiện cạnh lên lần thứ nhất của xung Ck,D=0 vì thế Q=0. -Khi xuất hiện cạnh lên lần thứ 2 của xung Ck,D=1 nên Q=1. -Khi xuất hiện cạnh lên lần thứ 3 của xung Ck,D=0 nên Q=1. -Tƣơng tự với các cạnh lên kế tiếp của xung Ck,các trạng thái ngõ vào ngõ ra nhƣ nhau ( D và Q cùng mức logic 0 hoặc 1). Ck D Q  0 0  1 1 Khoa KT Điện - Điện tử Trang 95 Giáo trình Vi mạch số Năm 2012 5.3 Mạch chốt giữ liệu D EN Q Q D EN Q Q SET CLR Hình 5.23:Ký hiệu và sơ đồ mạch chốt dữ liệu  Giải thích nguyên lý hoạt động: -Khi EN = 1,D sinh ra mức 0 tại ngõ vào SET hay CLR ở mạch chốt NAND để làm cho Q đồng mức với D.Nếu D thay đổi trong khi EN=1,Q sẽ thay đổi y nhƣ vậy.Nói khác đi khi EN=1 thì Q và D cùng mức logic. -Khi EN=0 ngõ vào D bị cấm không ảnh hƣởng đến mạch chốt NAND vì ngã ra cả hai cổng NAND đều đƣợc giữ ở mức cao.Do đó Q và Q giữ nguyên trạng thái ban đầu.Nói cách khác,ngõ ra bị chốt ở mức đang có của nó và không thể thay đổi khi EN=0 bất chấp D thay đổi. 5.4 Giới thiệu họ IC FF-D:  IC 74LS74: Hình 5.23:Sơ đồ mạch IC 7474  IC 74LS175: Khoa KT Điện - Điện tử Trang 96 Giáo trình Vi mạch số Năm 2012 a) Hình thực tế b) Sơ đồ chân Hình 5.24:Hình ảnh thực tế và sơ đồ chân IC 74LS175  MẠCH GHI DỊCH:  Sơ đồ nguyên tắc và truyền 4 bit Hình 5.25: Sơ đồ mạch ghi dịch 4 bit - Là sơ đồ một mạch ghi dịch 4 bit đơn giản, mạch gồm 4 FF D nối thành chuỗi (ngõ ra Q của FF trƣớc nối vào ngõ vào D của FF sau) và các ngõ vào Ck đƣợc nối chung lại (các FF chịu tác động đổng thời). Mạch ghi dịch này có khả năng dịch phải. - Ngõ vào DA của FF đầu tiên đƣợc gọi là ngõ vào dữ liệu nối tiếp,các ngõ ra QA,QB,QC,QD, là các ngõ ra song song, ngõ ra của FF cuối cùng (FF D) là ngõ ra nối tiếp. - Trƣớc khi cho mạch hoạt động, tác dụng một xung xóa vào các ngõ vào (đƣa các chân đã đƣợc nối chung lên cao rồi xuống thấp) để các ngõ ra QA=QB=QC=QD =0. Khoa KT Điện - Điện tử Trang 97 Giáo trình Vi mạch số Năm 2012 - Cho dữ liệu vào DA,sau mỗi xung đồng hồ,dữ liệu từ trƣớc lần lƣợc truyền qua tầng sau. (giả sử DA là chuổi dữ liệu gồm 3 bit cao,2 bit thấp rồi 1 cao và 1 thấp), trạng thái các ngõ ra của các FF cho ở bảng sau: Vào Ra CL CK DA QA QB QC QD 0 X X 0 0 0 0 1 0 1 1 0 0 0 1 0 1 1 1 0 0 1 0 1 1 1 1 0 1 0 0 0 1 1 1 1 0 0 0 0 1 1 1 0 1 1 0 0 1 1 0 0 0 1 0 0 Bảng 5.9: Bảng trạng thái ghi dịch 4 Bit Ví dụ: IC 74164: dịch phải 8 bit. Gồm 8 D – FF IC hai hàng chân (14 chân), có chân Master Reset tích cực mức thấp. Ứng dụng làm thanh ghi dịch trong máy tính, dùng trong quảng cáo đèn quang báo. IC này thƣờng kết hợp với IC 555 để tạo xung dao động Ck ( Clock) và cần thêm khối khuếch đại dòng thƣờng dùng BJT để nâng dòng nhƣ C1815, A564. Khoa KT Điện - Điện tử Trang 98 Giáo trình Vi mạch số Năm 2012 Hình 5.25: Sơ đồ khối chức năng IC 74LS164 CP: Clock pulse, ngã vào xung đồng hồ tác động cạnh lên. MR: Master Reset, đây cũng là chân Clear của cả mạch, tác động thấp  Ứng dụng của mạch ghi dịch: - Một số nhị phân khi dịch trái 1 bit, giá trị dƣợc nhân lên gấp đôi và đƣợc chia hai khi dịch phải một bit. Ví dụ nhƣ số 1010.00 = 1010 khi dịch trái thành 10100.0= 2010 và khi dịch phải thành 101.000 = 510 - Trong máy tính thanh ghi ( tên thƣờng gọi của mạch ghi dịch ) là nơi tạm trữ dữ liệu để thực hiện các phép tính, các lệnh cơ bản nhƣ quay, dịch - Ngoài ra, mạch ghi dịch còn những ứng dụng khác nhau nhƣ: tạo mạch đếm vòng, biến đổi dữ liệu nối tiếp song song, dùng thiết kế các mạch đèn trang trí , quảng cáo. Khoa KT Điện - Điện tử Trang 99 Giáo trình Vi mạch số Năm 2012 BÀI TẬP CHƢƠNG 5: Bài 1:Cho mạch logic nhƣ hình vẽ.Khảo sát dạng tín hiệu Y, Z, T theo tín hiệu A, B, C biết rằng giá trị ban đầu ngõ ra Q của chốt D và FLIP-FLOP D đều bằng 1. A B C Y T Z D Q D Q Q EN CK Q A B C Y Z T T= Z C Z C   Bài 2: Vẽ giản đồ trạng thái của hệ tuần tự gồm 1 ngõ vào X và 2 T-FF nhƣ hình vẽ: Q1Qo X CK T Q CK Q T Q CK Q Từ sơ đồ ta có:T0=X+Q1 và T1=  1 0X Q Q  Lập bảng chuyển trạng thái: Ta có giản đồ trạng thái: Q1Q0 00 01 10 11 X=0 1 1 0,1 0 0,1 Khoa KT Điện - Điện tử Trang 100 Giáo trình Vi mạch số Năm 2012 Bài 3: Vẽ dạng sóng và giải thích về các trạng thái ra tại Q của RSFF nhƣ hình dƣới. Biết Q0=0 và các ngõ vào S và R có dạng sóng bên dƣới S Q R Q S R Bài 4: Cho mạch điện nhƣ hình vẽ,vẽ dạng sóng ngõ ra QA, QB. Sau 6 xung Ck. J K Q Q J K Q Q QA QB QCk Bài 5: Giải thích nguyên lý hoạt động của mạch dùng 2 FF -JK Bài 6: Cho biết đây là mạch đếm mod mấy? hình thức đếm và vẽ dạng sóng ngỏ ra theo xung Ck.