Bài giảng Kỹ thuật số - Hoàng Thị Phương & Trần Thanh Sơn

Tần suất lấy mẫu thấp. Yêu cầu độ chính xác cao. Tính ổn định và độ tin cậy cao. Với lý do trên mà các mạch ADC trong đo lường rất đa dạng nhưng có thể tổng quát lại có hai dạng cơ bản chúng được trang bị phổ biến trong các thiết bị đo lường số, ví dụ như đo lường về cân nặng, áp suất, năng lượng điện v.v.. i. Dạng thứ nhất được mô tả bằng sơ đồ khối hình 5.15. 157 Hình 5.15 Sơ đồ khối ADC theo kiểu ánh xạ miền tần số Nguyên lý hoạt động của sơ đồ khối: Đối tượng đo được ánh xạ trực tiếp sang miền tần số f, tương ứng với mỗi giá trị đo ta được một tần số xác định. Tần số này được biến đổi thành chuỗi các xung điện cấp cho bộ đếm thuận (đếm lên) . Mạch đếm thuận đếm số xung trong một đơn vị thời gian chuẩn do mạch định thời xác lập. Mạch định thời còn có nhiệm vụ cấp xung chôt cho bộ chốt dữ liệu ra bus dữ liệu của hệ thống. Hệ thống được lập lại cho chu kỳ tiếp theo.Như vậy tương ứng với mỗi giá trị đo của đối tượng đo ta có một mã nhị phân tương ứng tại bus dữ liệu. Để nâng cao độ chính xác người ta thường dùng bộ đếm có dung lượng lớn. Cơ cấu ADC kiểu này cho độ chính xác rất cao 0,0n% và còn có thể cao hơn nữa. ii. Dạng thứ hai là ADC theo kiểu tích phân hai sườn. Nguyên lý tổng quát của mạch ADC tích phân hai sườn là: người ta tạo ra chu kỳ phóng nạp cho một tụ điện thông qua mạch tích phân, Điệp áp ra của mạch tích phân có hai ngưỡng dương và âm, đặt thời điểm lật ngưỡng cho Ura của mạch tích phân nhờ việc điều chỉnh điện áp offset (Voffset). Đến đây chúng ta có hai cách để đo điện áp vào ( Uvt: điện áp cần chuyển đổi ra số nhị phân ) Cách 1: Khởi động bộ đếm khi điện áp ra của mạch tích phân Uratp >0v sau đó chốt đẩy dữ liệu ra bus dữ liệu và xoá bộ đếm khi Ura mạch tích phân Uratp < 0v. Cách 2: Ngược lại khởi động bộ đếm khi Uratp < 0v sau đó chôt đẩy dữ liệu ra bus dữ liệu và xoá bộ đếm khi Uratp >0v. 158 Điện áp vào càng lớn thì thời gian đếm càng lớn dẫn đến số đếm nhị phân đẩy ra bus dữ liệu lớn và ngược lại. Ở đây chúng ta xét mạch điện theo cách thứ hai thông qua sơ đồ nguyên lý hình 5.16 . Đó là sơ đồ ADC theo kiểu tích phân hai sườn. Hình 5.16. Sơ đồ nguyên lý mạch ADC tích phân hai sườn Tác dụng linh kiện của mạch điện: Q1 và xung điều khiển (Uxđk) có tác dụng điều khiển thời điểm và thời gian lật ngưỡng của mạch tích phân. U1A, C1,R1,R2 là mạch tích phân. U1B : khuếch đại so sánh tạo ngưỡng 1 và 0 cấp cho các phần tử điều khiển. U3: bộ đếm thuận 12 bit (ở đây ta chỉ khai thác 8 bit ) U5: bộ chốt dữ liệu. VR1 và R4 đóng vai trò là tín hiệu tương tự cần chuyển đổi thành số nhị phân. Các phần tử còn lại có nhiệm vụ chốt dữ liệu và xoá bộ đếm về 0. Nguyên lý làm việc: Khi xung điều khiển ở mức thấp cấp cho B1 làm Q1 khoá dẫn đến Uvt được đưa đến bộ tích phân tạo ra dòng nạp cho tụ C1: từ +Uvt -> R1 -> R2 -> C1 -> U1 -> -B Khi xung điều khiển ở mức cao làm cho Q1 thông lúc này có dòng phóng cho tụ C1: từ +B -> U1 -> C1 -> R2 -> Q1 -> - Voffset 159 Qua đó ta thấy thời gian nạp > thời gian phóng điện cho tụ C1. Điều đó đảm bảo chắc chắn sau mỗi chu kỳ tụ điện được phóng hết điện hoàn toàn dẫn đến phép đo có độ chính xác cao. Để hiểu chi tiết hơn nguyên lý là việc của mạch điện ta hãy quan sát dạng sóng trên máy hiện sóng hình 5.17. Hình 5.17. Dạng sóng ADC kiểu tích phân hai sườn Sóng xung vuông kênh A máy hiện sóng là sóng của xung điều khiển. Sóng hai sườn âm và dương lá sóng đầu ra của mạch tích phân U1 kênh B Sóng khối vuông dày đặc là sóng của xung clock đưa đến chân clk của bộ đếm U3 kênh C. Bảng trạng thái làm việc của mạch điện được mô tả ở bảng 5.3. U1 Uxddk Clk3 MR3 Clk5 Ghi chú 0 0 1 x x đếm 0 1 1 x x đếm 1 1 x x 1 chốt số đếm 1 0 x 1 x Xoá số đếm Bảng 5.3. Bảng trạng thái của ADC tích phân hai sườn. Qua bảng trạng thái ta rút gọn được hàm: clock .UClk 13  160 UxđxUMR 13  .UxđUUClk 15  Nhìn vào sơ đồ chúng ta thấy: Khi U1 ở mức thấp thì bộ đếm U3 được cấp xung ck bộ đếm U3 bắt đầu đếm và dừng đếm khi U1 ở mức cao. Khi U1 ở mức cao và Uxđk cũng ở mức cao thì clk5 được cấp xung dẫn đến U5 chốt số đếm ra ngoài bus dữ liệu. Sau đó Uxđk ở mức thấp thì MR3 được cấp xung 1 xoá bộ đếm về 0.. và chu kỳ tiếp theo lập lại theo thứ tự chu kỳ trước. Như vậy U1 bị tác động bởi hai nguồn là nguồn tín hiệu Uvt và nguồn điện áp Voffset. Nguồn tín hiệu tạo sườn âm cho U1 và tuân theo biểu thức: U1t 1tto  = - 1/(R1+R2)  1 0 t t Uvt dt + U1( t0) Nguồn Voffset tạo ra sườn âm cho U1 tuân theo biểu thức: U1t 21 tt  = -1/R2  2 1 t t Voffsetv dt + U1(t1) Do Voffset = const nên: U1t 21 tt  = -(V offset/R2)t +U1(t1) Hình 5.17. là dạng sóng khi Uvt max thời gian đếm và số đếm lớn nhất Hình 5.18. là dạng sóng khi Uvtmin thời gian đếm và số đếm nhỏ. Hình 5.19. Trạng thái xác lập khi mạch đang hoạt động. Nhận xét: Mạch ADC kiểu tích phân hai sườn được dùng phổ biến trong các thiết bị đo lường, các thiết bị đo lường thường dùng 12 bit đếm, các thiết bị đo có độ chính xác cao người ta dùng số bít đếm lớn hơn. 161 Hình 5.18. Dạng sóng ADC khi Uvt nhỏ Hình 5.19. Trạng thái xác lập của ADC tích phân hai sườn 5.3. Các vi mạch ADC-DAC thông dụng Hiện nay trên thị trường có rất nhiều vi mạch chuyên dụng để chuyển đổi tương tự -số và số-tương tự, khi tra cứu tài liệu kỹ thuật của chúng thì nhà sản xuất đã cho các thông số kỹ thuật chi tiết và hướng dẫn sử dụng một cách tỉ mỉ thuận tiện cho người thiết kế, điều đó cũng là một kênh thông tin để chúng ta tiếp cận với các ý tưởng mới 162 về thiết kế mạch ADC cũng như DAC. Trong giới hạn cho phép chúng ta không mong giới thiệu hết các vi mạch ADC-DAC trên thị trường hiện nay, Ở đây chúng ta chỉ đưa ra ví dụ ứng dụng điển hình mang tính cơ bản trong việc chuyển đổi ADC và DAC sử dụng vi mạch chuyên dụng. 5.3.1. Ứng dụng của vi mạch DAC 0808 Để tìm hiểu nguyên lý làm việc cũng như vị trí của DAC0808 trong hệ thống số, ta hãy xem sơ đồ nguyên lý của máy phát tín hiệu số đơn giản ở hình 5.20 Máy phát tín hiệu số này có thể phát được các loại sóng tín hiệu tương tự cơ bản như xung vuông, xung tam giác, tín hiệu sin, tín hiệu điều chế .v.v. Hinh 5.20. DAC 0808 trong máy phát sóng số Ở sơ đồ chúng ta thấy U10 là IC- DAC0808 có chức năng biến đổi số nhị phân do EPROM 2764 cung cấp (về bộ nhớ RAM_ROM chúng ta sẽ tìm hiểu ở chương 6) chuyển thành tín hiệu tương tự ở đầu ra, Như vậy DAC0808 nằm ở tầng cuối của thiết bị phát tín hiệu số. Để truy suất dữ liệu của EPROM 2764 chúng ta dùng bộ đếm thuận U1-404 để đọc địa chỉ của EPROM. Xét riêng về mạch biến đổi DAC ngoài DAC0808 ta thấy còn có OA (U11) dùng để khuếch đại và phối hợp trở kháng về biên độ điện áp với các thiết bị tương tác với nó. OA trong sơ đồ này có hệ số khuếch đại điện áp Ku=- R1/R13 = - 10 DAC0808 có các chân: 163 Vref +, Vref – là hai điện áp tham chiếu Iout: là đầu ra của DAC0808 dưới dạng dòng điện Từ A1-> A8 là 8 bit dữ liệu đầu vào A1 có trọng số cao, A8 có trọng số thấp. Comp: chân lắp tụ lọc chung. Xét tín hiệu của DAC0808: xem hình 5.21 là tín hiệu khi thiết bị phát tín hiệu sin. Hình 5.21 Máy phát tín hiệu sin Ta thấy tín hiệu sin ở kênh B bị gai dẫn đến tín hiệu này sẽ phát hài tần số gây nhiễu nội bộ cho thiết bị để khắc phục hiện tượng này ta lắp thêm bộ lọc R2C2 lọc làm mềm tín hiệu sin. Sóng sin ở kênh A là sóng đã được lọc. Chú ý: khi ta phát tín hiệu xung vuông thì ta không nên lắp bộ lọc R2C2 vì như vậy sẽ làm méo tín hiệu khi phát. Điều này được minh chứng tại hình 5.22 164 Hình 5.22. Tín hiệu xung vuông bị méo do tác dụng phụ của bộ lọc Máy phát tín hiệu điều biên ở hình 5.23. Hình 5.23 Máy phảt tín hiệu điều biên Nhìn dạng sóng cũng như lý thuyết đã chỉ ra chúng ta chỉ cần quan tâm lọc hài bậc 3 và hài bậc 5 của tín hiệu. 5.3.2. Ứng dụng của vi mạch ADC0804 Vi mạch ADC0804 được sử dụng rộng rãi trong điện tử công nghiệp, song chúng ta khó có thể đưa ra một ví dụ cụ thể ADC trong thiết bị điện tử số vì vấn đề xử lý tín 165 hiệu số nhiều phức tạp ta không xét chúng trong môn học này, vì vậy ta lập ra một yêu cầu kỹ thuật để có ADC trong hệ thiết bị điện tử số. Yêu cầu kỹ thuật: Hãy thu phát một tín hiệu hình sin (tương tự ) thông qua môi trường truyền dẫn số. Lời giải: Từ yêu cầu kỹ thuật trên ta xây dựng sơ đồ khối truyền phát trực tiếp như hình 5.24. Hình 5.24. Sơ đồ thu phát tín hiệu số Đến đây ta chỉ việc ghép trực tiếp 8bit đầu ra của ADC vào 8 bit đầu vào của bộ DAC sau đó xây dựng bộ khuếch đại đầu vào và bộ khuếch đại đầu ra cho hệ thống ghép nối các khối như sơ đồ khối chỉ ra. Sơ đồ nguyên lý mạch thu phát tín hiệu số ADC0804_DAC0808: Hình 5.25. Sơ đồ nguyên lý mạch thu phát tín hiệu số ADC0804_DAC0808 Ở sơ đồ này ta không cần khối khuếch đại tín hiệu đầu vào vì máy phát của ta đủ công suất, đầu ra có bộ khuếch đại công suất đưa tín hiệu ra tải.DAC0808 ta đã giới thiệu ở mục 5.3.1. Tín hiệu ra của ADC0808 đưa trực tiếp đến mạch khuếch đại công suất, mạch KĐCS nâng mức điện của tín hiệu rồi suất ra tải. 166 ADC0804 có nhiệm vụ chuyển đổi tín hiệu tương tự ở đầu vào Vin+ ( chân 6 của ADC0804) thành tín hiệu số đẩy ra bus dữ liệu .Bus dữ liệu được hiển thị bằng hai led 7 đoạn đó là các con số nhị phân. Trong sơ đồ này ta dùng mạch dao động nội của 0804, tần số dao động nội do R1 C1 tạo nên Vref/2 là điện áp điểm giữa của điện áp tham chiếu Vref+ và Vref- Chân WR’ khi ở mức 0 nó sẽ ngắt tín hiệu tương tự tại đầu vào sau đó chốt dữ liệu đẩy ra đầu ra db0->db7 Khi dữ liệu tại bus dữ liệu ổn định thì INTR’ chuyyẻn từ mức 1 về mức 0 báo cho hệ thống biết việc chuyển đổi 1 mức lượng tử đã hoàn tất. Chân clock in là chân cấp xung ck cho bộ đếm trong IC ADC0804. IC này hoạt động theo nguyên lý ADC theo kiếu xấp xỉ liên tục. Ta có thể dùng xung clock ngoài để nâng cao tốc độ cho bộ ADC0804. Dạng sóng đầu vào và đầu ra của hệ thống được mô tả ở máy hiện sóng hình 5.26. Hình 5.26. Dạng sóng của hệ thu phát tín hiệu số Tín hiệu ở kênh A là tín hiệu đầu vào do máy phát sóng tạo nên.Tín hiệu ở kênh B là tín hiệu thu được sau khi tín hiệu được truyền phát qua thiết bị thu phát số. Nhận xét: Nhìn vào dạng sóng đầu ra ta thấy tín hiệu tại đầu ra đã bị méo biên độ so với tín hiệu đầu vào nhưng vẫn nằm trong chỉ tiêu kỹ thuật cho phép. Ta thấy rằng khối ADC nằm ở đầu vào của thiết bị điện tử số và khối DAC nằm ở đầu cuối của thiết bị.Trạng thái làm việc của mạch điện được minh hoạ tại hình 5.27. 167 Hình 5.27. Trạng thái tại một thời điểm của mạch điện Ở đây tín hiệu tương tự được đưa đến đầu vào Vin+ của ADC 0804 được chuyển đổi thành tín hiệu số và được hiển thị bằng hai led bảy đoạn, DAC0808 nhận tín hiệu số từ ADC0804 đưa đến và chuyển lại thành tín hiệu tương tự và khuếch đại nó nhờ bộ khuyếch đại công suất tại đầu ra. 168 CHƯƠNG 6: BỘ NHỚ BÁN DẪN 6.1. Khái niệm chung về bộ nhớ bán dẫn Một nhân tử ( cell) được coi là có khả năng nhớ nếu thoả mãn: khi tác nhân tác động vào nhân tử làm thay đổi trạng thái của nhân tử (0,1) và nhân tử này vẫn giữ nguyên được trạng thái được tác động khi không còn nguồn tác động vào nó. Người ta nói Flip flop -RS là nhân tử bán dẫn nhớ đầu tiên mà con người phát hiện ra. Chúng ta hãy xem xét vấn đề này: Bảng sự thật của flipflop -RS ( FF-RS ) ta biết ở bảng 6.1 nR nS nQ nQ Mô tả 0 0 0Q 0Q Đây là trạng thái nhớ của FF 0 1 1 0 Trạng thái tác động 1 0 0 1 Trạng thái tác động 1 1 x x Trạng thái cấm Bảng 6.1 Bảng sự thật của FF-RS Thật vậy khi R=0, S=0 tức là không còn nguồn tác nhân đầu vào thì ở đầu ra vẫn giữ nguyên trạng thái cũ ( trạng thái bị tác động trước đó ), còn các trường hợp khác là trường hợp tác nhân tác động vào cell. Một bộ nhớ bao gồm rất nhiều cell, Các cell này được tổ chức sao cho phù hợp với hệ thống số tương tác với nó. Có một số cấu trúc tổ chức cell cơ bản sau: - Tổ chức truy cập đến từng cell riêng rẽ người ta gọi là tổ chức bộ nhớ theo bit. - Tổ chức truy cập cùng một lúc 8 cell người ta gọi là tổ chức bộ nhớ theo byte (define byte-DB). - Tương tự như vậy, nếu 16 cell là tổ chức theo từ (define word -> DW), và 32 cell là từ kép (define double word-DD). Dù tổ chức theo kiểu nào thì mỗi bit hoặc mỗi byte, DW, DD cũng phải được đánh dấu bởi một địa chỉ riêng để hệ thống có thể phân biệt được nó với các phần tử khác trong hệ thống. Như vậy một bộ nhớ sẽ có rất nhiều đường dây địa chỉ, chính số lượng đường dây địa chỉ nó phản ánh dung lượng của bộ nhớ Nếu ký hiệu số đường dây địa chỉ là từ: A0 -> An (Address ) thì dung lượng bộ nhớ N sẽ là: N= 12 n 169 Ví dụ: có 10 đường dây địa chỉ thì có ký hiệu từ A0 -> A9 => N= 102 = 1024 ngăn nhớ, nếu tổ chức theo cell thì có 1024 cell, nếu tổ chức theo byte thì có 1024 byte v.v.v. Bộ nhớ trong hệ thống số được chia làm hai loại: Bộ nhớ chỉ đọc (ROM -Read only Memory) Bộ nhớ truy cập ngẫu nhiên (RAM_Random access Memory) Trong cùng một loại bộ nhớ cũng có nhiều kiểu bộ nhớ khác nhau để phân biệt kiểu này với kiểu khác người ta thường dựa vào vật liệu chế tạo cũng như phương thức chế tạo ra nó hoặc phiên bản chế tạo của nó. Ví dụ trong bộ nhớ ROM ta có PROM, EPROM, EEPROM .v.v, Trong RAM ta có DRAM,SRAM v.v. Bộ nhớ nằm trong hệ thống số, muốn tương tác được với hệ thống thì ngoài các đường dây địa chỉ (Address Bus) và các đường dây dữ liệu (Data Bus ) cần phải có các đường dây để hệ thống điều khiển nó, các đường dây này sẽ thuộc về bus điều khiển của hệ thống (Controler Bus). Chúng được mô tả ở sơ đồ khối hình 6.1. Hình 6.1 Sơ đồ khối bộ nhớ Ở đây các đường dây địa chỉ để hệ thống xác định chính xác ngăn nhớ nào của bộ nhớ được truy suất. Các đường dây điều khiển để hệ thống chọn đọc hay ghi dữ liệu vào ô nhớ mà ô nhớ đó được xác định bởi bus địa chỉ. Bộ nhớ còn có bộ đệm dữ liệu (Buffer) để ngăn cách giữa dữ liệu của bộ nhớ với dữ liệu của hệ thống, khi được phép thì dữ liệu của bộ nhớ mới được kết nối với bus dữ liệu của hệ thống ngoài ra chúng ở trạng thái trở kháng cao. Sau đây chúng ta sẽ nghiên cứu từng loại bộ nhớ trong hệ thống số nói trên. 170 6.2. Bộ nhớ chỉ đọc (ROM) 6.2.1 Bộ nhớ ROM che mặt nạ Như ta đã biết, bộ nhớ ROM là bộ nhớ chỉ đọc các thông tin lưu giữ trong Rom không thay đổi kể cả khi chúng không được cấp nguồn nuôi. Nói chung ROM có thể được chia thành ba loại: ROM mặt nạ (maskable ROM) là loại ROM do nhà máy sản xuất đã nạp sẵn các dữ liệu được thiết kế riêng cho nó. Khi đã được chương trình hoá thì các thông tin trên ROM này không thay đổi được nữa. ROM có thể nạp được chương trình gọi là PROM (Programmable ROM) là loại mà người sử dụng có thể nạp chương trình cho nó bằng một thiết bị đặc biệt gọi là thiết bị “ đốt “ PROM. Khi đã được “đốt “ thì nội dung của PROM là xác lập và cũng không thể thay đổi được. Đúng là thật bất tiện và tốn kém khi sử dụng ROM và PROM, ngay thời gian ngắn sau con người đã thiết kế ra loại EPROM (Erasable PROM ). Loại này chúng ta có thể xoá cũng như ghi dữ liệu vào EPROM bằng một thiết bị đặc biệt. EPROM được nạp bằng điện và xoá bằng tia cực tím. Nhìn chung ROM được sử dụng vào những nơi mà bản chất về dữ liệu không bị thay đổi ví dụ như: các bộ chuyển đổi mã, các bộ phát ký tự, các hằng số,các bảng hàm số lượng giác v.v và những chương trình khởi phát thiết bị cố định cho từng hệ thống từng thiết bị riêng biệt. Hình 6.2. Mô tả bộ ROM mặt nạ do một ma trận diode tạo thành. Chương trình hoá ROM bằng cách dùng hoặc loại bỏ các diode của ma trận diode. Một diode sẽ nối một đường địa chỉ lối vào với một đường dữ liệu lối ra nó tương ứng ở mức một. Ví dụ: nếu ta cấp mức logic 1 (+5v) vào một đường địa chỉ thì diode sẽ nối với đường dữ liệu lối ra tương ứng mức 1, những đường dữ liệu không có diode thì sẽ có mức logic 0. Do đó một ngăn nhớ được truy suất nếu ta cấp vào đường dây địa chỉ tương ứng của nó mức logic 1 còn các đường dây địa chỉ khác ta cấp mức 0, dữ liệu của ngăn nhớ đó là do sự kết nối của các diode với đường dây địa chỉ của chúng. Ở hình 6.2 mô tả sự kết nối của bộ nhớ ma trận diode, bộ nhớ này được tổ chức theo byte (8 bit dữ liệu). Bảng 6.2 là bảng sự thật trình bày dữ liệu ở đầu ra tương ứng với địa chỉ đầu vào. Trong ví dụ này các địa chỉ đầu tiên của bộ nhớ ta viết chữ MROM theo mã ASII ( bảng mã ký tự tiêu chuẩn của Mỹ ). 171 Hình 6.2. Ma trận Diode của ROM A2A1A0 a7 a6 a5 a4 a3 a2 a1 a0 d7 d6 d5 d4 d3 d2 d1 d0 asii 000 0 0 0 0 0 0 0 1 0 1 0 0 1 1 0 1 M 001 0 0 0 0 0 0 1 0 0 1 0 1 0 0 1 0 R 010 0 0 0 0 0 1 0 0 0 1 0 0 1 1 1 1 O 011 0 0 0 0 1 0 0 0 0 1 0 0 1 1 0 1 M 100 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 101 0 0 1 0 0 0 0 0 1 1 1 1 1 1 1 1 110 0 1 0 0 0 0 0 0 1 0 1 0 1 0 1 0 111 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Bảng 6.2. Bảng sự thật của Ma trận diode. Sự hoạt động của ROM diode được mô tả ở sơ đồ hình 6.3.Ở đây có các bộ phận như sau: Các SWICHING A0,A1,A2 đóng vai trò là các đường địa chỉ, như vậy với 3 đường địa chỉ ta quản lý được 32 = 8 ô nhớ các ô nhớ có thứ tự sắp xếp như ở bảng sự thật 6.2 . IC giải mã địa chỉ 74HC138 chuyển từ 3 đường địa chỉ A0->A2 thành 8 đường qua cổng đảo để có hiệu lực ở mức 1 và được nối trực tiếp vào các đường dây từ a0 -> a7 172 IC 74S241 là cổng đệm 3 trạng thái để ngăn 8 bít dữ liệu của ROM với Bus dữ liệu của hệ thống. Nó chỉ cho phép dữ liệu của bộ nhớ nối với bus dữ liệu của hệ thống khi chân OE’ (output enable) được đưa xuống mức thấp (mức 0). để điều khiển việc đọc dữ liệu của ROM ta bố trí SWICHING OE’. OE’ có mức cao (1) là ngắt toàn bộ dữ liệu của ROM ra khỏi hệ thống, mức thấp (0) cho phép kết nối dữ liệu của ROM với dữ liệu của hệ thống. Hình 6.3. Sơ đồ cấu trúc của ROM ma trận diode Các điện trở từ R1-> R8 được nối mát có tác dụng tạo ra mức thấp cho các đường dây dữ liệu của ROM. Các diode được kết nối như ở hình 6.2 Ma trận diode của ROM. Ở đây do không gian hẹp nên ta mới xây dựng cho 4 ô nhớ đầu tiên, các dịa chỉ nhớ còn lại đều mang giá trị 0. Dữ liệu của ROM truy suất ra Bus dữ liệu của hệ thống được hiển thị bởi 2 led 7 đoạn. Sơ đồ trạng thái của ROM được mô tả ở hình 6.4. 173 Hình 6.4. Trạng thái của ROM khi đang được truy suất Ở đây số 52(hex )là mã của chữ “ R “ trong bộ mã ký tự ASII. Như vậy thủ tục truy suất ROM thật đơn giản: - Chọn địa chỉ để xác định ô nhớ. - Hạ OE xuống mức thấp dữ liệu của ROM được suất ra bus dữ liệu của hệ thống. - Nâng OE lên mức cao khi hệ thống đã đón nhận được dữ liệu từ ROM để trả Bus dữ liệu cho hệ thống quản lý. 6.2.2 ROM có khả năng lập trình _PROM PROM là một cải tiến nhỏ của ROM Maskable, thay vì các diode nối các đường dây dữ liệu với các đường địa chỉ ở mức cao thì người ta tạo ra một ma trận các transistor có đệm cầu trì để thay thế cho diode. Khi thường PROM được gọi là trắng khi dữ liệu ở tất cả cá ô nhớ đều ở mức cao (1) có nghĩa là các cầu trì còn nguyên vẹn, Để nạp chương trình cho PROM người ta dùng thiết bị đặc biệt để đốt cháy các cầu trì ở những điểm có nhu cầu dữ liệu bằng 0. Khi các cầu trì đã bị đốt cháy thì PROM đã xác lập và không còn thay đổi được nữa. Các transistor ở trong PROM có thể là transistor lưỡng cực (BJT) hoặc transistor trường (FET). Hình 6.5 mô tả cấu trúc của PROM được dùng bởi BJT (a) và Mosfet (b). 174 Hình 6.5. Cấu trúc của PROM trắng Ở đây chúng ta thấy các bít của PROM trắng đều bằng 1. Khi nạp chương trình cho PROM ngưởi ta cũng xác định từng địa chỉ một và dùng thiết bị đốt đặc biệt để loại bỏ các bit có giá trị bằng 0. 6.2.3 EPROM ghi bằng điện và xoá bằng tia cực tím EPROM là chữ viết tắt của Erasable Programmable ROM nghĩa là PROM có khả năng xoá. Trước khi đi vào vấn đề này chúng ta hãy làm một thí nghiệm nhỏ về cách đo, kiểm tra Transistor trường kênh N gián đoạn. Thí nghiệm được thực hiện với sơ đồ hình 6.6. Hình 6.6. Thí nghiệm phân cực cho MOSFET kênh N gián đoạn 175 Ta thấy SWICHING J đã hở cực G mà Transistor vẫn thông giữa cực D và S. Ở môi trường trong sạch trạng thái thông giữa D-S duy trì được 2-> 3 giờ, thời gian duy trì còn phụ thuộc vào chất lượng của MOSFET và môi trường làm thí nghiệm. Vì sao transistor vẫn thông khi cực G đã hở, ta biết transistor trường mở bằng điện thế như vậy khi J đóng đã nạp vào cực G một điện thế và khi J hở điện thế này vẫn còn và duy trì sự thông giữa D và S của transistor cho đến khi điện thế này bị tiêu tán ra môi trường. Phải chăng MOSFET đã nhớ được trạng thái trước đó của nó khi không còn tác nhân kích thích..Chỉ cần có vậy ngay lập tức con người nghĩ ra một loại transistor trường MOSFET kênh gián đoạn có cấu trúc đặc biệt để kéo dài trạng thái nhớ của nó, về mặt lý thuyết trong môi trường bình thường nó nhớ được trạng thái của nó đến 100 năm, Người ta gọi nó với cái tên FAMOS có tài liệu gọi là FGMOS ( Floating Gate Avalanche Injection MOS) tạm dịch là MOSFET có cực G thả nổi. FAMOS có cấu tạo như hình 6.7. An EPROM Cell Hình 6.7. Cấu tạo của FAMOS (FGMOS) Nhìn vào cấu tạo của FAMOS ta thấy hầu như không khác gì so với MOSFET kênh N gián đoạn chỉ trừ mỗi một điểm là nó có thêm một điện cực floating gate nằm lơ lửng giữa cực G và kênh dẫn N của MOSFET. Floating gate là cực mở trôi nổi nó được cấu 176 tạo bởi chất bán dẫn giàu. Mọi hoạt động của FAMOS giống hệt như MOSFET nhưng chỉ có điều nó lưu giữ trạng thái dẫn của nó lâu hơn rất nhiều lần so với MOSFET. Ký hiệu của FAMOS như hình 6.8 mô tả. Hình 6.8. Ký hiệu của FAMOS Về cấu tạo của FAMOS người ta để hở cực Floating gate, khi muốn xoá trạng thái dẫn của FAMOS người ta chỉ cần chiếu tia cực tím vào điện cực Floating gate để phá phân bố lớp điện tử của nó là được (khi được xoá thì mật độ các hạt điện tủ được phân bố đều trên bề mặt của Floating gate).Hình 6.9 là hình dạng của IC nhớ EPROM. IC nhớ EPROM có cửa sổ để nhận tia cực tím khi xoá . Khi được xoá các bit của EPROM dều có trạng thái cao (1). Khi nạp cho EPROM người ta phải dùng thiết bị nạp đặc biệt để nạp cho nó. Nạp xong chương trình người ta dùng miếng dán cản ánh sáng để che cửa sổ lại nhằm bảo vệ dữ liệu của chương trình. Vậy EPROM có cấu tạo giống như PROM dùng Transistor trường chỉ khác là các transistor được thay bằng transistor FAMOS và phải tạo cửa sổ để có thể chiếu tia cực tím khi cần xoá cho nó. Sơ đồ EPROM được mô tả ở hình 6.10. 177 Hình 6.9 Hình dạng của IC nhớ EPROM Hình 6.10 EPROM cấu tạo từ FAMOS 6.2.4. EEPROM Nạp xoá bằng điện EEPROM là chữ viết tắt của Electrically Erasable Programmable ROM là loại ROM mà có thể chương trình hoá hoặc xoá nó bằng điện, nhìn bề ngoài nó khác với EPROM là không có cửa sổ nhận tia sáng để xoá, tất nhiên để nạp hoặc xoá nó người ta cũng phải dùng thiết bị nạp riêng. EEPROM trải qua nhiều giai đoạn phát triển, cho 178 đến nay EEPROM hiện đại đã tích hợp ngay mạch nạp, xoá .v.v trong cùng một chip nên việc sử dụng nó thuận tiện hơn nhiều, ngay cả việc thay đổi chương trình cho nó cũng được thực hiện dễ dàng ngay trên bo mạch chủ. Về bản chất của các cell trong EEPROM là sự kết hợp giữa MOSFET với FAMOS nó được mô tả ở hình 6.11. Hình 6.11.Cấu trúc của cell EEPROM Nhìn cấu trúc chúng ta thấy: Cell gồm 2 transistor T1 là MOSFET kênh N gián đoạn, để chọn cell T2 là FAMOS kênh N gián đoạn, để lưu giữ dữ liệu Để hiểu rõ sự hoạt động của nó ta xét bảng chế độ làm việc của cell ở bảng 6.3. Bảng 6.3: Chế độ làm việc của cell Chế độ G1 D1 G2 S2 Kết quả C Chú giải Xoá Vpp 0 Vpp 0 0 T1 thông T2 khoá Chương trình Vpp D Vpp 0 D D1 nối với bus dữ liệu Đọc Vcc Vcc Vcc 0 D C nối với bus dữ liệu Nghỉ 0 Vcc 0 0 D Vcc: thường là +5V Vpp: thường rất cao hơn Vcc Nó có giá trị từ +15V đến +32V, một số IC thông dụng là +21V. 179 Ở chế độ xoá: do G1,G2 được cấp điện áp cao trong khi đó D1, S2 nối mát làm cho Floating gate phân cực mạnh nên khi ở chế độ nghỉ hoặc đọc thì T1 khoá T2 thông làm cho C có mức 0. Ở chế độ nạp chương trình: nếu D1= 0 thì kết quả tại C=0, D1=1 thì C=1 Như vậy tại C lưu giũ được dữ liệu. Ở chế độ này D1 được nối với đường dữ liệu. Ở chế độ đọc do G1 được chọn và = Vcc lúc này sẽ đọc kết quả ra tại C ra đường dữ liệu. Chế độ nghỉ Cell vẫn giữ trạng thái như khi được nạp. Qua bảng chế độ làm việc của cell ta thấy các chân của cell được nối với nhiều chế độ khác nhau nên không dễ vẽ sơ đồ mô tả như những ROM khác. Để hiểu sâu sắc hơn ta nghiên cứu sơ đồ khối của EEPROM_W39F010 ở hình 6.12. IC nhớ này có 8 đường dữ liệu song song , dung lượng 1Mbit= 8*128. Có các chân chức năng như trong bảng 6.4. Bảng 6.4: Chức năng các chân của W39F010 Thuật toán điểu khiển Bus nội bộ của IC như bảng 6.5 Bảng 6.5: Thuật toán điều khiển Bus nội của W39F010 180 Hình 6.12. Sơ đồ khối của EEPROM_W39F010 Ở đây ta thấy CE,OE, WE không phải chỉ có hiệu lực ở một trạng thái mà ở mỗi chế độ nó có mức hiệu lực khác nhau. 6.3. Bộ nhớ truy cập ngẫu nhiên (RAM) Bộ nhớ truy cập ngẫu nhiên được chia làm hai loại cơ bản đó là DRAM và SRAM. DRAM là chữ viết tắt của Dynamic RAM hay còn gọi là RAM động và loại SRAM (Static RAM) còn gọi là RAM tĩnh. Bản chất của SRAM là được cấu tạo từ các Flìplop ví vậy nó luôn duy trì trạng thái dữ liệu của nó khi được cấp nguồn. DRAM lưu giữ dữ liệu bằng mức điện áp trên tụ điện vì vậy mà DRAM luôn cần phải làm tươi (Refresh) để bổ xung điện năng cho tụ điện, làm tươi thực chất là người ta thực hiện thao tác đọc hoặc ghi nhắc lại nó. Làm tươi phải được thực hiện theo chu kỳ đều đặn, người ta thường dựa vào chu kỳ máy để thực hiện làm tươi cho DRAM. Nhìn qua ta thấy DRAM khai thác có phức tạp hơn SRAM nhưng bù lại là tính hiệu quả kinh tế của nó. DRAM rẻ hơn rất nhiều so với SRAM , ngoài ra nó còn có khả năng thu nhỏ hơn nhiều so với SRAM. Chính vì những lý do đó mà DRAM lại được dùng ngày càng 181 phổ biến cho các thế hệ máy mới. DRAM và SRAM đều tuân thủ sơ đồ khối chân chức năng như vẽ ở hình 6.13. Hình 6.13.Sơ đồ khối chân chức năng của RAM Các đường địa chỉ từ A0->An để xác định vị trí của ô nhớ cần truy cập, số lượng đường địa chỉ thể hiện dung lượng của bộ nhớ. Nó là đường một chiều từ BUS địa chỉ của hệ thống đưa đến cho RAM. Các đường dây dữ liệu có ký hiệu từ D0-> Dm là đường liên lạc hai chiều lúc hệ thống lấy dữ liệu từ RAM lúc lại nạp dữ liệu cho RAM. Đường dữ liệu D được tổ chức theo chuẩn bit,byte, word, double word. Các đường dây điều khiển thường có hiệu lực ở mức thấp: CS (Chip select): Chân cho phép hệ thống chọn chip.RAM chỉ được hệ thống truy cập khi chân này ở mức thấp (0). OE (output enable): Chân cho phép RAM xuất dữ liệu ở ngăn nhớ có địa chỉ do A0->An quy định đến bus dữ liệu của hệ thống. WE (write enable): Chân cho phép RAM nhận dữ liệu từ bus dữ liệu của hệ thống vào ngăn nhớ có địa chỉ được xác lập từ A0->An. Sau đây chúng ta tìm hiểu từng loại RAM trong hệ thống thiết bị số. 6.3.1. SRAM _ RAM tĩnh Ta biết RAM tĩnh là loại RAM luôn giữ được dữ liệu của nó khi được cấp nguồn ( không cần phải làm tươi), Cell của nó được cấu trúc từ FlipFlop. Một bit nhớ của cell có cấu trúc theo sơ đồ khối hình 6.14. 182 Hình 6.14. Cấu trúc Cell của SRAM. Để hiểu rõ bản chất làm việc của Cell-SRAM ta xây dựng bảng trạng thái làm việc của nó Bảng 6.6. a CS OE WE C2 C1 d Q D ck_D Chú giải 0 x x x 0 0 x x x x Z cao khi a=0 x 1 x x 0 0 x x x x Zcao khi CS’=1 1 0 0 1 0 1 Q x Q ck Xuất dữ liệu ra D 1 0 1 1 0 0 x x x x Zcao khi OE’=1 1 0 1 0 1 0 D x x ck Viết Cell 1 0 1 1 0 0 x x x x Zcao khi WE’=1 Bảng 6.6.Trạng thái làm việc của Cell-SRAM Bảng sự thật của đệm 2 chiều 3 trạng thái được mô tả ở bảng 6.7. C2 C1 Chiều 0 0 Zcao 0 1 K->D 1 0 D->K 1 1 Cấm Bảng 6.7 Nhìn vào bảng trạng thái 6.6. ta thấy: 183 a, CS ,OE ,WE là thuần biến. C2,C1,ck_D là thuần hàm d,D là hàm biến. Từ bảng trạng thái ta tính ra các hàm: .WEOEa.CS.C2  ; WEa.CS.OE.C1  Ck=ck_D(C1C2) .QCDd 2 , .QCD 2 Từ các hàm trên ta vẽ ra được sơ đồ như hình 6.15. Hình 6.15 Cấu trúc một Cell của SRAM Ở sơ đồ hình 6.16 là trạng thái của mạch điện khi hệ thống đọc Cell và Cell đó đang có giá trị bằng 1. Trình tự để đọc Cell thực hiện như sau: +Chọn 0CS (Chọn chip) +Chọn địa chỉ để a=1 ( xác lập Cell truy cập). +Cho 1OE , D=1, 0WE  WE’=0 ( viết Cell với giá trị =1 ) + Cho D= led, 0OE , 1WE (Đọc Cell vừa được nạp ). 184 Hình 6.16 Trạng thái đọc Cell của SRAM Trên đây ta đã xây dựng được một Cell nhớ của SRAM, nếu SRAM tổ chức theo byte thì tại một địa chỉ a sẽ gồm 8 Cell như trên và được gọi là một byte nhớ. Nếu ta có số đường địa chỉ là từ A0->A9 thì ta có 1024 byte được tổ chức như trên. Đến đây ta xây dựng một byte SRAM,dựa trên nguyên lý xây dựng một bit SRAM. Các bước thực hiện như đã trình bày ở trên ta được sơ đồ nguyên lý một byte SRAM như hình 6.17. Hình 6.17 Sơ đồ nguyên lý byte SRAM 185 Trạng thái logic của nó được mô tả hình 6.18. Hình 6.18. Trạng thái logic của SRAM Ở đây ta nạp cho một byte có mã 59(hex) sau đó cho đọc và hiển thị lại nó. 6.3.2. DRAM-RAM động Từ chương một đến đây ta đã có một lượng kiến thức cơ bản về kỹ thuật số, trước khi đi vào nghiên cứu về RAM động nếu ta thấy kiến thức chưa chắc chắn thì nên đọc lại và phải hiểu tốt về RAM tĩnh. Một công việc mà các nhà nghiên cứu về công nghệ thường xuyên phải làm đó là bài toán tìm hiểu cấu trúc bên trong của một thiết bị hay một phần tử trong thiết bị số mà không có bất kỳ một tài liệu hướng dẫn nào từ nhà sản xuất về cấu trúc bên trong của nó. Họ chỉ được biết các dữ liệu bên ngoài và đáp ứng của thiết bị cho từng trường hợp cụ thể. Đây là một loại bài toán khó và họ thường gọi đó là bài toán “ hộp đen”. Bây giờ chúng ta sẽ tìm hiểu về cấu trúc của DRAM theo dạng bài toán hộp đen nêu trên. Ví dụ: Ta phải tìm cấu trúc bên trong của DRAM-MT4C4003J Có các chân chức năng như hình 6.19. IC có 10 đường địa chỉ ký hiệu từ A0->A9, có 4 đường dữ liệu từ D0->D3, có các đường dây điều khiển: RAS ,CAS ,OE ,WE và đường cấp nguồn Vcc, Vss. 186 Hình 6.19. Cấu trúc chân của DRAM_MT4C4003J Thứ tự các bước truy suất dữ liệu như sau: - Chọn địa chỉ ngăn nhớ bằng các đường địa chỉ từ A0->A9 - Hạ RAS ,CAS xuống mức 0 để chốt hàng và chốt cột. - Nếu viết vào ngăn nhớ (4 bit) chuẩn bị dữ liệu tại D0->D3 sau đó hạ WR xuống 0 (OE vẫn bằng 1 ) viết xong lại nâng WR lên 1 để cấm viết. - Nếu đọc thì hạ OE =0 (WE vẫn =1) khi đó dữ liệu ở ngăn nhớ sẽ được suất ra các chân D0->D3, đọc xong thì nâng OE lên 1 để cấm đọc. Lời giải: Từ dữ liệu về số chân địa chỉ và số chân dữ liệu ta có thể kết luận IC có N= 10 2 =1024 ngăn nhớ và mỗi ngăn nhớ có 4 bit Vậy tổng số Cell của DRAM là: 1024*4= 4096 cell. + Tổ chức giải mã địa chỉ: để diện tích sử dụng là nhỏ nhất ta tổ chức giải mã địa chỉ theo ma trận vuông: các đường địa chỉ từ A0-> A4 thuộc hàng, từ A5->A9 thuộc cột nên RAS sẽ chốt địa chỉ hàng và CAS chốt địa chỉ cột. Vậy ta có số hàng = số cột = 5 2 = 32, ta ký hiệu các đường hàng từ h0 -> h31 và các đường cột từ c0-> c31, tương ứng với một hàng và một cột ta tổ chức một ngăn nhớ, trong một ngăn nhớ có 4 cell tương đương với 4 bit dữ liệu. Do RAS CAS có hiệu lực mức thấp nên việc giải mã địa chỉ cũng nên có hiệu lực ở mức thấp => ta có ih và jc ( i,j biến thiên từ 0-> 31 ). Khối giải mã địa chỉ được mô tả ở hình 6.20. 187 Hình 6.20. Giải mã địa chỉ của DRAM + Xét tại điểm giao nhau của 1h và 1c ta tổ chức 4 cell dữ liệu, vậy tại tổ chức cell như sau: RAS , CAS , OE ,WE và D0, D1, D2, D3., mỗi D sẽ tương tác với 1cell. Điều đó suy ra các cell này cùng chung nhau RAS , CAS , OE ,WE , ih , jc , Chúng được mô tả ở hình 6.21. Hình 6.21.Mô hình một ngăn nhớ của DRAM Tại một Cell ta còn có thêm g, và d là chân của transistor trường. Ngoài ra ta còn có hai trạng thái là viết Cell và đọc Cell phải tổ chức đường viết riêng và đường đọc riêng 188 nên ta phải tổ chức đệm dữ liệu hai chiều ba trạng thái cho mạch điện, nếu đệm tổ chức riêng biệt ta sẽ có 2 chân điều khiển cho đệm là c1 và c2. + Đứng tại một Cell ta xét hàm, biến và lập bảng trạng thái như sau: RAS , CAS , OE ,WE , ih , jc là thuần biến. c1, c2 là thuần hàm. d = g’ vậy bỏ d. g, D là hàm biến. Bảng trạng thái của mạch điện như sau: ih jc RAS CAS WE OE c2 c1 g D Chú giải 1 x x x x x 0 0 x x Zcao x 1 x x x x 0 0 x x Zcao x x 1 x x x 0 0 x x Zcao x x x 1 x x 0 0 x x Zcao 0 0 0 0 0 1 1 0 D’ x Viết cell 0 0 0 0 1 0 0 1 x g’ Đọc cell Bảng 6.8.Trạng thái làm việc của Cell_DRAM. Từ bảng trạng thái ta tính ra các hàm như sau: OEWECASRASchc ji 2 ; viết cell OEWECASRASchc ji 1 ; đọc cell ,Dg  gD  + Từ các biểu thức các hàm ta vẽ ra sơ đồ như ở hình 6.22. + Kiểm tra lại trạng thái của sơ đồ theo bảng 6.8: Ta thấy các trạng thái trở kháng cao (Zcao), viết cell, đọc cell đều thoả mãn. Hình 6.23 là trạng thái logic khi ta đọc dữ liệu của cell có mức 1. Để đạt được trạng thái đó ta làm trình tự như sau: hạ RAS , CAS , ih , jc xuống mức 0 để chọn Cell. Cho D=1 ( chuẩn bị dữ liệu ) chọn 1OE , 0WE viết D vào Cell. Cho D= led (để hiển thị ) chọn 0OE , 1WE để đọc Cell. Quan sát led hiển thị. 189 Hình 6.22 Cấu trúc Cell của DRAM Hình 6.23. Trạng thái của Cell khi đọc dữ liệu Mọi việc đến đây gần như đã hoàn tất, bây giờ ta xây dựng tiếp cho 3 cell còn lại như vậy ta đã xây dựng được một ngăn nhớ, sau đó copy ngăn nhớ này để làm cho 1023 ngăn nhớ còn lại, mỗi ngăn sẽ có một địa chỉ do A0->A9 xác lập. Hình 6.24. là sơ đồ của một ngăn nhớ gồm 4 bit của DRAM_MT4C4003J. 190 Hình 6.24 Sơ đồ nguyên lý một ngăn nhớ của DRAM_MT4C4003J Hình 6.25. Trạng thái logic của DRAM khi đọc ngăn nhớ bốn bit Nhận xét: Đến đây bài toán hộp đen đã được giải quyết, Phần giải mã địa chỉ ở đây ta không đề cập đến vì nó quá dễ dàng khi ta đã nhiên cứu đến mục này.Ta hoàn toàn có thể áp dụng phương pháp này để tìm hiểu cấu trúc trong các IC số khác mà ta chưa hề biết cấu trúc của nó. Ví dụ chúng ta có thể lật lại bài toán cấu trúc của EEPROM mà phần học trước chúng ta đã đề cập đến. 6.3.3 Khai thác sử dụng bộ nhớ Chúng ta đã biết cấu trúc của các loại ROM_RAM nói chung, Trên thực tế chúng đã được tổ hợp gọn trong các IC nhớ. Ở mục này chúng ta đi vào phương thức truy suất dữ liệu của các IC ROM_RAM. 191 1.Cách đọc viết một RAM nhớ: Các RAM nói chung có cách đọc và viết giống nhau, sau đây chúng ta đi vào kiểm tra một IC nhớ cụ thể thông qua việc truy suất dữ liệu của chúng ví dụ được minh hoạ với IC nhớ SRAM_6264. SRAM_6264 có 13 đường địa chỉ ký hiệu từ A0->A12 vậy bộ nhớ có 13 2 = 8192 = 8Kbyte, mỗi ô nhớ có 8 bít dữ liệu nên nó có 8Kbyte*8=64Kbit. Cách thức truy suất dữ liệu SRAM_6264 được mô tả ở hình 6.26. Hình 6.26 Cách thức truy suất SRAM-6264 Ở đây: U1 là SRAM 6264 U2 đệm dữ liệu đầu ra U3 led bank hiển thị U4 đệm dữ liệu đầu vào U5 bộ đếm để chọn địa chỉ của SRAM, mỗi lần tác động ck bộ đếm sẽ đếm lên một đơn vị. kết cấu 4_UCEWE  ; 2_UCEOE  vì vậy khi ta cho đọc dữ liệu thì U2 sẽ nối dữ liệu của SRAM ra bus dữ liệu của hệ thống, tương tự khi ta viết cho SRAM thì U4 sẽ nối dữ liệu để nạp. 192 Thứ tự các bước thực hiện: Viết RAM: cho WE =1, OE =1 sau đó chọn địa chỉ viết bằng cách cấp xung ck cho bộ đếm và đặt dữ liệu ở bus dữ liệu. Sau khi hoàn tất ta hạ WE = 0 (OE vẫn =1 ) khi đó SRAM sẽ được viết dữ liệu vào ô nhớ có địa chỉ do bộ đếm chỉ ra. Và thủ tục viết cho các ô nhớ tiếp theo được lập lại cho đến khi hết dữ liệu hoặc bộ nhớ không còn ô nhớ trống. Đọc RAM: cho WE =1, OE =1 sau đó chọn địa chỉ cần xuất dữ liệu như ở mục viết RAM. Sau đó hạ OE =0 (WE vẫn=1) khi đó dữ liệu từ ô nhớ được chỉ định từ bộ đếm sẽ được đưa qua đệm U2 và hiển thị ra led. Lập lại công việc cho đến khi hết dữ liệu. Trạng thái logic của mạch điện khi đọc dữ liệu của ô nhớ có địa chỉ 05(hex) và dữ liệu là “ K “ 4B (hex) mã ASII được hình 6.27 mô tả. Hình 6.27. Trạng thái logic đọc dữ liệu của SRAM-6264 2. Cách thức viết ( nạp ) cho EPROM. Ở đây ta chỉ cần chú trọng cấp điện áp +21v cho chân Vpp, chân PGM’ hoàn toàn tương đồng với chân WE ở RAM khi đó phương pháp viết đọc cho EPROM hoàn toàn giống với viết đọc cho RAM. Phần còn lại sơ đồ giống với sơ đồ truy suất RAM. Nó được mô tả ở hình 6.28. 193 Hình 6.28. Cấu trúc mạch nạp cho EPROM Trạng thái logic của mạch khi nạp vào địa chỉ 06 (hex) chữ “ O “  4F (hex) mã ASII được mô tả ở hình 6.29. Ở đây: Vpp = +21V , a= 06 (hex) OE =1, 0PGM . Sau khi nạp xong ta có thể đọc lại dữ liệu vừa nạp như khi ta đọc RAM đã được giới thiệu ở trên. Hình 6.29. Trạng thái viết cho EPROM-2764 194 6.4. Các vi mạch có khả năng lập trình Trước đây các mạch logic của đại số Boolean thường được tổ hợp từ các cổng logic cơ bản, có thể nói cổng AND, cổng OR, cổng NOT là gốc vì từ nó có thể tổ hợp ra các cổng logic khác, thiết bị điện tử số có rất nhiều mạch tổ hợp logic vì vậy mạch điện cồng kềnh mà hiệu suất đáp ứng mục tiêu thiết bị lại thấp. Do yêu cầu của kỹ thuật đòi hỏi mà người ta đã nghĩ ra loại vi mạch có khả năng đáp ứng tất cả các hàm logic mà các IC số đơn lẻ yêu cầu. Đó là loại vi mạch có khả năng lập trình, chỉ cần biết hàm là người ta có thể lập trình tạo ra hàm chức năng đó.Vi mạch có khả năng lập trình người ta gọi là PLD (Programmable Logic Device ). Vì vậy mà thiết bị điện tử số đã được thu nhỏ đáng kể, độ tin cậy của thiết bị ngày càng cao, Một điều hay hơn nữa là muốn hiệu chỉnh hay thay đổi thiết kế cũng được thực hiện một cách dễ dàng bằng cách lập trình lại cho PLD. Để minh hoạ cho PLD ta xem hình 6.30. PLD có 3 loại cơ bản: loại PROM hoặc EPROM, PAL, PLA . PLA là chữ viết tắt của Programmable Logic Array còn PAL: Programmable Array Logic. Hình 6.30. PLD thay thế cho một mạch logic Xét cho cùng các mạch logic đều có thể có thể thực hiện từ các cổng logic gốc của Boolean (and, or, not), vì thế mà PLD được chia làm hai mảng, một mảng thực hiện phép AND, mảng còn lại thực hiện phép OR. Cấu trúc lập trình của nó được mô tả ở bảng 6.9. 195 EPROM PAL PLA AND Cố định Lập trình Lập trình OR Lập trình Cố định Lập trình Bảng 6.9. Cấu trúc lập trình của PLD. 6.4.1. PLD cấu trúc từ PROM_EPROM PLD-PROM là loại có cổng AND cố định và cổng OR được lập trình. Dãy các cổng AND tạo thành bộ giải mã địa chỉ cho PROM như được trình bày ở hình 6.31. Ở đây ta có 4 đầu vào ký hiệu từ I0->I3 và 4 đầu ra ký hiệu từ O0->O3, các đầu vào I0 -> I3 được đưa vào bộ giải mã địa chỉ nên tại đầu ra của bộ giải mã địa chỉ có 16 đường dây tích ký hiệu từ a0->a15. Ứng với một địa chỉ giải mã lối vào,số hạng tích của nó ở lối ra sẽ ở mức cao, trong khi đó tất cả lối ra AND khác sẽ đều ở mức thấp. Như trên hình 6.31, nếu các lối vào I0,I1,I2,I3 đều ở mức cao thì đường dây tích a15 sẽ ở mức cao , còn các đương dây tích khác đều ở mức thấp, nếu chúng ta muốn cất giữ số 1010 vào ngăn nhớ đó thì phải lập trình dãy các cổng OR sao cho lưu được số này. Lập trình nhớ số 1010 bằng cách cho chảy đứt cầu chì của các đường dây tổng A và C, giữ nguyên các cầu trì của B và D. Hình 6.31. Cấu trúc PLD dùng PROM_EPROM 196 6.4.2.PLD cấu trúc PAL Các vi mạch PAL có thể chia làm hai loại chính: PAL liên hợp (combinational) và PAL chuỗi (sequential). PAL liên hợp chỉ chứa các cổng AND và cổng OR, các đầu vào AND được lập trình còn các cổng OR ở đầu ra là cố định.PAL chuỗi giống PAL liên hợp chỉ khác tại đầu ra của mỗi bit có đệm một Flipflop-D để đồng bộ với hệ thống nhờ xung clock và ổn định trạng thái mạch điện thông qua mạch phản hồi (feedback) . *) PAL liên hợp PAL liên hợp có các cổng AND được lập trình còn các cổng OR luôn cố định. Hình 6.32 biểu diễn sơ đồ logic của một vi mạch PAL có ba lối vào một lối ra và ba đường dây tích lập trình.Nhờ các cầu chì lập trình mà ba lối vào được nhân đôi (đảo và không đảo) rồi lại nhân ba với đường dây tích, tức là 18=3*2*3 trường hợp tất cả. Mọi phép tính của nó không được vượt quá 18 trường hợp nói trên. Như vậy một IC PAL nếu có nhiều đầu dây vào và nhiều đầu dây ra nó thể hiện dung lượng tính toán của nó lớn. Sự phát riển cao của PLD là các chip ASIC, ở ASIC dung lượng của ma trận cell lập trình được ghi trên chip một cách rõ ràng. Ở ví dụ này ta thiết lập một hàm cho PAL thực hiện như sau: 21321 I.I).I.I(IO  Hình 6.32. Mạch logic của PAL liên hợp Chú ý: đường dây tích số 3 các cầu chì ở đây đều được nối, khi mức “ 1 ” và mức “ 0 ” chập nhau thì mức “ 0 ” có hiệu lực cao hơn dẫn đến kết quả = 0. *) PAL chuỗi PAL chuỗi giống như PAL liên hợp chỉ khác đầu ra của mỗi bit là một Flipflop loại D để làm nhiệm vụ hồi tiếp và xác lập trạng thái của mạch điện cũng như đồng bộ 197 hoá với hệ thống nhờ xung clock. Dựa vào tính chất biến của Boolean: A . A = A và A + A = A người ta tổ chức cho PAL chuỗi như được vẽ ở hình 6.33. Hình 6.33. Mạch logic của PAL chuỗi Xét mạch logic của PAL chuỗi ta thấy đầu ra của mạch sẽ xác lập khi trạng thái thứ n và trạng thái kế tiếp n+1 trùng nhau. Điều này khiến cho PAL chuỗi không chỉ thực hiện được các mạch logic tức thì mà còn thực hiện được các phép tính, các trạng thái theo thời gian. *) Phân biệt PAL Các PAL được phân biệt bởi một hệ thống quy định số lượng đường vào và số lượng đường ra cũng như trạng thái vào ra của chúng. Ví dụ PAL14H4 là loại PAL có 14 đường vào và có 4 đường ra hiệu lực ở mức cao. PAL14L4 là loại PAL có 14 lối vào và 4 lối ra hiệu lực ở mức thấp còn PAL14R4 là loại PAL chuỗi có 14 lối vào và 4 lối ra hiệu lực ở mức cao. Để rõ hơn ta xét một loại PAL có tên GAL16V8 hình 6.34. 198 Hình 6.34a. Cấu trúc đầu ra của GAL16R8 (PAL chuỗi ) Hình 6.34b. Cấu trúc đầu ra của GAL16L8 (PAL liên hợp) 199 Hình 6.34c. Sơ đồ logic của GAL16V8 200 GAL16V8 là loại PAL có hiệu lực đầu ra ở mức thấp. OLMC ứng với hình 6.34a thì nó thuộc loại PAL chuỗi còn ứng với hình 6.34b thì nó thuộc loại PAL liên hợp. 6.4.3 Xây dựng sơ đồ nguyên lý của PAL8R4 Sau đây ta đưa ra một ví dụ trong việc thiết kế PAL8R4, Nó là loại PAL chuỗi có mức điện đầu ra hiệu lực ở mức cao. Nó có 8 đầu vào và 4 đầu ra có đệm bằng Flipflop_D. Do có 4 đầu ra nên nó có tổng là 16 trường hợp tất cả, như vậy ta tổ chức 16 đường dây tích có có địa chỉ được ký hiệu từ a3’a2’a1’a0’ đến a3a2a1a0, ta cần 4 chân đầu vào kiêm nhiệm để giải mã địa chỉ cho 16 đường dây tích này.Như vậy tổng số cell ta phải thiết kế là: 16*4*4= 256 cell Xét từ yêu cầu kỹ thuật của PAL ta thấy nó có hai chu kỳ làm việc rõ rệt: - Chu kỳ ghi dữ liệu vào cell, cell có nhiệm vụ nhớ trạng thái dữ liệu này. - Chu kỳ đọc dữ liệu từ cell và tác động của các dữ liệu từ cell đến các biến đầu vào kết quả cho đáp ứng ở các đầu ra. Để cell có thể nhớ được trạng thái dữ liệu ta cần dùng transistor trường loại FAMOS, theo tài liệu mới đây các cell được xây dựng từ FAMOS có thể lưu trữ dữ liệu lên đến hàng chục năm. Đứng tại cell ta xét các yếu tố tác động đến nó là: đường OE’ (output enable) cho phép xuất dữ liệu, đường dây địa chỉ để định vị cell nào được tác động, và đường dây input (đầu vào) tương tác với nó. Cell có nhiệm vụ tạo ra điểm nối hoặc không nối giữa đường dây đầu vào với đường dây tích. Đường dây tích là đường dây chung cho các dây đầu vào, nó có đặc điểm chỉ cần một trong các biến đầu vào nối với nó bằng 0 thì dây tích của chúng bằng 0. Nhắc lại là PAL có mảng AND lập trình còn mảng OR cố định. Khi ta viết chương trình cho PAL là ta xác lập các điểm nối và không nối giữa các đầu vào với các đường dây tích của chúng dựa trên biểu thức logic của các hàm đầu ra với các biến đầu vào. Để thuận tiện cho việc lập trình người ta thường dùng bản đồ kết nối để mô tả mối quan hệ giữa chúng. Việc nối hay không nối giữa đầu vào với đường dây tích ta dùng đệm một chiều 3 trạng thái, chúng được mô tả ở sơ đồ khối hình 6.35. Ở đây đệm một chiều 3 trạng thái được điều khiển bởi transistor FAMOS, FAMOS lưu trữ trạng thái kết nối giữa đường dây vào với đường dây tích ở chu kỳ đọc dữ liệu từ cell, còn ở chu kỳ viết cell thì đường dây vào đóng vai trò là đường dữ liệu, OE’ và đường địa chỉ đảm nhiệm công việc điều khiển viết cell. 201 Hình 6.35. Sơ đồ khối Cell của PAL. Khi viết dữ liệu cho cell ta phải viết độc lập giữa đầu vào In và đầu vào I’n của nó vì vậy ta phải tổ chức In và I’n hoàn toàn độc lập nhau trong chế độ viết cell, nhưng khi đọc cell thì I’n thực sự là đảo của In. Như vậy tại điểm giao nhau của một đường dây vào với một đường dây tích ta phải tổ chức một mắt cell, một mắt cell có hai cell riêng biệt, một cell tương tác với đầu vào và cell còn lại tương tác với đầu vào đảo. Cấu trúc đó được mô tả ở hình 6.36. Hình 6.36. Cấu trúc một mắt cell. Ở hình 6.36. chúng ta thấy In và In là đầu vào trong chu kỳ viết cell, trong chu kỳ đọc cell In phụ thuộc vào In. Đương dây AND là đường dây tích sẽ được đưa đến mảng cổng OR cố định. Các hàm của cell và trạng thái logic của cell đã được thể hiện rõ ở sơ đồ hình 6.36. Ở đây OE và An để xác định địa chỉ cell và điều khiển cell. Để hiểu 202 rõ chức năng của OE và An chúng ta nghiên cứu khối giải mã địa chỉ và điều khiển hệ thống của PAL8R4 chúng được mô tả ở hình 6.37. Hình 6.37. Giải mã địa chỉ và điều khiển PAL Ở đây các đầu vào được ký hiệu từ 70 II  và khi ở chu kỳ viết cell ta có thêm các đầu vào đảo được ký hiệu từ 70 II  . Riêng các chân từ 30 II  còn có nhiệm vụ giải mã cho 16 đường dây tích được ký hiệu từ 3a 2a 1a 0a đến 0123 aaaa . U486 có nhiệm vụ giải mã địa chỉ và được chốt bởi U847 và U848. Swiching OE’ có nhiệm vụ chốt địa chỉ và cho phép PAL xuất dữ liệu. Xung Clock được đưa đến chốt dữ liệu cho các Flipflop_D ở đầu ra được ký hiệu từ 30 QQ  . Ở đầu ra là mảng OR cố định và các Flipflop_D để chốt dữ liệu cho PAL chuỗi có các đường phản hồi bo ( feedback ). Hình 6.38a là sơ đồ nguyên lý của PAL8R4. Ở hình 6.38b (khổ A2) là trạng thái logic của PAL8R4 khi thực hiện mạch dồn kênh trong đó các kênh đầu vào là 74 II  hai bít điều khiển C0 và C1 được gán 1100 IC,IC  và kênh ra là Q0. PAL8R4 thực hiện hàm: 0170160150140 ........ IIIIIIIIIIIIQ  Để thực hiện hàm này ta thực hiện theo các bước sau: B1: cho các 0OE0,I0,I nn  203 B2: cho 1OE  chốt địa chỉ 3a 2a 1a 0a sau đó thực hiện: 1I1,I1,I 214  để ghi cell . B3: Hạ 0OE , cho I1=0, I0=1. B4: Cho 1OE  chốt địa chỉ 0123 aaaa sau đó thực hiện: 1I1,I1,I 015  (các nn I,I khác bằng 0) để ghi cell. Cứ vậy thực hiện đến khi thực hiện xong các biểu thức còn lại. B5: Cho 0OE cho phép đọc PAL, kiểm tra các trạng thái thực hiện dồn kênh. Hình 6.38a. Sơ đồ nguyên lý của PAL8R4. Trên đây là nguyên lý cơ bản để thiết kế PAL chuỗi có 8 đầu vào và 4 đầu ra, ở đây chúng ta không đề cập đến việc ghép chân cho PAL, chưa đề cập đến đường hồi tiếp và một số khối bổ trợ cho PAL như khối buffer..v.v. Trên thực tế các PLD đã phát triển rất mạnh mẽ, có thể xem ASIC (Application specific IC) là một bước phát triển cao hơn của PLD. Các ASIC và các PLD đã được thiết kế nhiều loại nhưng cùng nhằm mục tiêu chung là tăng độ ổn định, độ tin cậy, thu nhỏ diện tích bo mạch, giảm công suất tiêu thụ, đơn giản hoá việc thiết kế và tăng tốc độ cho thiết bị. Một ví dụ minh hoạ về PAL-AM16V8 làm chức năng điều khiển đèn giao thông như được mô tả ở hình 6.39. 204 Hình 6.39. PAL-AM16V8 điều khiển đèn giao thông Bản đồ đấu nối của nó có tên tlights.jed có nội dung như sau:  CUPL(WM) 5.0a Serial# 60008009 Device g16v8ms Library DLIB-h-40-11 Created Fri Apr 12 12:14:42 2002 Name Traffic Lights Partno 00 Revision 01 Date 12/04/2002 Designer Labcenter Electronics Company Labcenter Electronics Assembly None Location *QP20 *QF2194 *QV11 *G0 *F0 *L00000 11111110111011111111111111111111 205 *L00032 11101111111011111111111111111111 *L00256 11011110111011111111111111111111 *L00288 11101110110111111111111111111111 *L00512 11011101111011111111111111111111 *L02048 11100000001100000011000000100000 *L02112 00000000000111111111111111111111 *L02144 11111111111111111111111111111111 *L02176 111111111111111101 *C1B05 *P 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 *V0001 CXXXXXXXXNXXXXXXLLLN *V0002 CXXXXXXXXNXXXXXXLLHN *V0003 CXXXXXXXXNXXXXXXLHHN *V0004 CXXXXXXXXNXXXXXXHLLN *V0005 CXXXXXXXXNXXXXXXLHLN *V0006 CXXXXXXXXNXXXXXXLLHN *V0007 CXXXXXXXXNXXXXXXLHHN *V0008 CXXXXXXXXNXXXXXXHLLN *V0009 CXXXXXXXXNXXXXXXLHLN *V0010 CXXXXXXXXNXXXXXXLLHN *V0011 CXXXXXXXXNXXXXXXLHHN *04E0 AM16V8 có 16 đầu vào và 8 đầu ra như vậy số cell tối thiểu của nó phải là: 8*16*2*8= 2048 cell được đóng gói theo chuẩn DIL20, các chân của nó được đa ghép nhiều chức năng khác nhau cho mỗi chân. AM16V8 có thể thực hiện được nhiều chức năng khác nhau trong thiết bị điện tử số. 206 TÀI LIỆU THAM KHẢO 1- Nguyễn Thuý Vân - Kỹ thuật Số - NXB Khoa học và kỹ thuật - 1999 2- Vũ Đức Thọ dịch - Cơ sở kỹ thuật điện tử số - Đại học Thanh hoa Bắc Kinh - 2003. 3- Đỗ Thanh Hải, Cao Văn An - Hệ thống số căn bản và ứng dụng - NXB Khoa học và kỹ thuật - 1998. 4- Trần Văn Hào- Giáo trình Kỹ thuật số - NXB Khoa học và kỹ thuật - 2003. 5- Nguyễn Thuý Vân - Thiết kế logic số - NXB Khoa học và kỹ thuật - 2000 6- Lương Ngọc Hải - Giáo trình Kỹ thuật xung số - NXB Giáo Dục - 2004. 7- Hồ Văn Sung - Linh kiện bán dẫn và vi mạch - NXB Giáo dục. 8- Dương Minh Trí - Sơ đồ chân linh kiện và bán dẫn - NXB Khoa học và kỹ thuật.