Bài giảng Kỹ thuật số (Hay nhất)

KB = 1024 KB; 1GB = 210 MB = 1024 MB 2. Thời gian truy cập (Access time - at): Thời gian này gồm hai phần là: thời gian xác định vị trí từ và thời gian đọc nội dung từ lưu giữ trong bộ nhớ, at càng nhỏ, tốc độ làm việc của máy càng cao. c. Phân loại bộ nhớ Việc phân loại bộ nhớ có nhiều cách. Xét về cấu trúc máy tính ta thấy có hai loại bộ nhớ: Bộ nhớ trong: gồm có ROM, RAM, đĩa cứng. Bộ nhớ ngoài: gồm có các đĩa mềm, các đĩa CD ROM. Trong phạm vi giáo trình kỹ thuật số này chỉ đề cập đến các bộ nhớ bán dẫn, các bộ nhớ này có trong các máy tính điện tử và các thiết bị điện tử điều khiển số. Các bộ nhớ bán dẫn được chia làm hai loại: - Bộ nhớ truy cập ngẫu nhiên RAM (Random Access Memory), RAM là bộ nhớ bán dẫn tác động nhanh có thể ghi số liệu vào và đọc số liệu ra từ RAM ở thời điểm nào cũng được. - Bộ nhớ chỉ đọc ra ROM (Read Only Memory) trong đó các dữ liệu đã được các nhà sản xuất ghi vào và nó chỉ được đọc ra khi dùng. 4.5.2. Bộ nhớ chỉ đọc ROM ROM là bộ nhớ vĩnh viễn, khác với RAM thông tin chứa trong ROM không bị mất đi khi không còn nguồn điện. Các dữ liệu đã được nạp vào ROM do nhà chế tạo thực hiện khi sản xuất có thể là các hằng số vật lý, toán học như số , số e, các công thức toán học, các hàm số lượng giác sin, cos, các bộ biến đổi mã, giải mã các ký tự.v.vDữ liệu cũng có thể là các lệnh điều khiển khởi động máy tính, các chương trình con điều khiển sự hoạt động của máy tính hay các thiết bị điều khiển tự động. Nó chỉ dùng để đọc ra trong qúa trình vận hành của thiết bị. Trong ROM còn có các loại: PROM (Programable ROM) là bộ nhớ được chương trình hoá tại nhà sản xuất. Các vi mạch loại PROM: 54/74S188 (328bit) ,54/74S287 (2564bit), 54/74S472(5128bit) EPROM (Erasable Programable ROM) là bộ nhớ có thể lập trình hoá có thể xoá và nạp lại được. EPROM có hai loại: Khoa Điện – Điện tử (EE04-3) Hưng Yờn, 05/2008 95 - UV- EPROM (Ultra-Violet). Bộ nhớ lập trình hoá có thể xoá bằng tia cực tím. Ta có thể dễ dàng nhận ra loại này từ hình dạng bên ngoài của nó, loại này được đóng trong vỏ nhựa có cửa sổ tròn trong suốt, qua cửa sổ ta có thể nhìn thấy chip bán dẫn ở bên trong. Nhờ có cửa sổ này ta có thể xoá nội dung thông tin ghi trong EPROM bằng cách dùng đèn tử ngoại chiếu tia cực tím vào chíp. Bộ nhớ sau khi xoá có thể lập trình lại. Khi dùng loại EPROM này cần che cửa sổ để tránh ánh sáng mặt trời rọi vào làm mất thông tin ghi trong mạch. Các vi mạch UV- EPROM của hãng National Semiconductor: M2708(10288bit), MM2704(5128bit). - E-EPROM (Electically Programable and Erasable ROM): Bộ nhớ lập trình xoá bằng xung điện 20V. Các vi mạch thuộc loại này của hãng National Semiconductor có các ký hiệu như sau: MM4203/MM5203 2048bit (2568bit hoặc 5124bit); MM4204/MM5204 4096 bit (5128bit). 4.5. 3. Bộ nhớ truy cập ngẫu nhiên RAM RAM là bộ nhớ vừa đọc ra vừa ghi dữ liệu vào. Thông tin chứa trong RAM sẽ bị mất khi không còn nguồn điện nuôi nó. Nó được chia ra các loại: - RAM lưu trữ : Dùng CMOS nuôi bằng accur lithium liên tục được 10 năm. - RAM không lưu trữ: Khi ngắt nguồn nuôi các dữ 10 11 liệu đã nhớ bị xoá. Loại RAM này lại có hai loại: D A0 0 12 9 D A1 1 13 + RAM tĩnh (Static): Cấu tạo từ các trigơ lưỡng 8 D A 2 15 7 2 D cực, MOS hoặc CMOS. Ta gọi là RAM tĩnh vì các dữ A 3 16 6 3 D 4 17 A4 D liệu sẽ còn nguyên vẹn khi nguồn nuôi còn duy trì. 5 5 18 A5 4 D6 A 19 +RAM động (Dynamic): Cấu tạo từ các tranzito 3 6 D7 A MOS hoặc CMOS có thêm các tụ điện để lưu trữ số liệu. 25 7 24 A8 A Vì qua tụ có dòng dò nên theo thời gian điện thế trên tụ 21 9 23 A10 giảm dần nên số liệu không duy trì được nguyên vẹn 2 A11 A mặc dù chưa ngắt nguồn. Để duy trì được dữ liệu chứa 12 6164 22 trong RAM động ta phải thường xuyên đưa các xung 27 OE WE điện kích nạp điện cho tụ thao tác này được gọi là “làm 26 20 CE2 tươi” dữ liệu chứa trong RAM. CS1 Hình 4.38: Ký hiệu của RAM 6164 Các bộ nhớ nói trên được xây dựng từ các ô nhớ 6264 (Memory Cell) các ô nhớ này có cấu tạo khác nhau ở các bộ nhớ khác nhau. 96 Khoa Điện – Điện tử (EE04-3) Hưng Yờn, 05/2008 a. .Bộ nhớ truy cập ngẫu nhiên RAM tĩnh Cấu trúc tổng quát của RAM tĩnh: RAM được tổ chức dưới dạng ma trận các ô nhớ. Mỗi ô nhớ là một trigơ RST hoặc trigơ D. Để có thể ghi lưu trữ và đọc thông tin được dễ dàng, các ô nhớ được sắp xếp và định vị theo hàng và cột. Việc truy cập vào từng ô nhớ để đọc hoặc ghi thông tin được giải quyết nhờ khối giải mã địa chỉ hàng và giải mã địa chỉ cột. Theo nguyên tắc tổ chức nêu trên, người ta chế tạo các RAM tĩnh có (2nb)bit. RAM có các lối vào địa chỉ (Address), các lối vào dữ liệu (Data), các lối vào điều khiển (Control) và các lối ra dữ liệu. Các RAM tĩnh dùng trong máy tính các đường dữ liệu vào ra thường kết hợp làm một nhờ dùng các cưả 3 trạng thái. Trên hình 4.37 giới thiệu sơ đồ khối mô tả cấu trúc của RAM tĩnh. Như ta đã thấy trên hình 4.35 Cấu trúc của RAM gồm: ma trận các ô nhớ, khối giải mã địa chỉ và điều khiển đọc, viết, vào, ra dữ liệu. Vi mạch RAM 6164 có 13 đường địa chỉ là: A0, .., A12, 4 đường điều khiển và 8 đường dữ liệu vào ra chung nhau là : D0, .., D7 như hình 4.38. Đầu vào điều khiển: CS: Chip Selection: chip chọn; OE: Output Enable: đầu vào điều khiển cho phép ra WE: Write Enable: Đầu điều khiển cho phép ghi. A0 . DECODE . Giải mã địa chỉ A Giải mã cột n Y Y Y1 2 Y3 n X1 X1 X1 X1 Giải mã hàng Y Y Y Y 1 2 3 n X2 X2 X2 X2 Y Y Y D0 Y1 2 3 n . X3 X3 X3 X3 . Vào/ ra dữ liệu . Dn Y1 Y2 Y3 Yn Xn Xn Xn Xn WE CS Điều khiển đọc, viết Khoa ĐiOEện – Điệnvào/ tử (EEra dữ04 liệu-3) Hưng Yờn, 05/2008 97 Hình 4.37: Cấu trúc của RAM Hoạt động của nó tuân theo bảng chân lý sau: CS Ư WE OE Mốt vận hành Đầu vào Đầu ra 0 0 1 Ghi số liệu Được nối Thả nổi 0 1 0 Đọc số liệu Thả nổi Được nối 0 1 1 Không làm gì Thả nổi Thả nổi 1 x x Ngừng Thả nổi Thả nổi Trên hình 4.39 trình bày sơ đồ khối mô tả cấu trúc của một ô nhớ trong RAM có chung đường vào ra. Khối giải mã địa chỉ xác định vị trí ô nhớ cần truy cập theo các thông tin đặt vào các lối A0 vào địa chỉ, nó tạo ra tín hiệu . DECODE cho phép truy cập vào ô nhớ. Giải mã địa chỉ An Giả sử ta muốn ghi dữ liệu vào ô nhớ, trình tự tiến hành như sau: CS  1, OE  1, WE  1, lối ra hai cửa AND CELL 1 và AND 2 ở trạng thái 0, I/O Và Ra 1 Ô nhớ 2 cửa 3 trạng thái 1 và 2 thả DATA o nổi ô nhớ cách ly hoàn toàn với đường vào ra. Đưa thông tin vào lối vào địa chỉ đặt địa OE chỉ ô nhớ cần ghi. Đưa dữ 1 liệu vào lối vào dữ liệu, chuyển các lối vào chọn chip CS 2 về 0 và vẫn để lối vào CS  0 , OE  1, WE  0 , lối ra And 1 chuyển lên 1, lối ra AND 2 chuyển về 0 cửa 3 WE trạng thái 1 thông mạch cửa 3 trạng thái 2 thả nổi làm hở mạch lối ra đường vào ra trở Hình 4.39: Cấu trúc một ô nhớ của RAM tĩnh thành lối vào dữ liệu qua cửa 3 trạng thái 1 được nạp vào ô nhớ. 98 Khoa Điện – Điện tử (EE04-3) Hưng Yờn, 05/2008 Muốn đọc dữ liệu từ ô nhớ ta cũng làm theo trình tự như thao tác ghi nhưng bước cuối ta đặt CS  0 , OE  0 , WE  1, lối ra cửa AND 1 chuyển về 0, lối ra cửa AND 2 chuyển lên 1 cửa 3 trạng thái 1 thả nổi làm hở mạch lối vào cửa 3 trạng thái 2 thông mạch dữ liệu được đưa ra qua cửa ba trạng thái 2. b. Các bộ nhớ RAM động Nguyên tắc nhớ của các ô nhớ động là thông tin được lưu trữ điện tích của một tụ điện C, nếu tụ C được nạp điện ta có thông tin bằng 1, còn tụ không được nạp điện ta có thông tin bằng 0. Vì điện tích trong tụ điện sẽ giảm dần theo thời gian do trở dò của mạch điện nên để duy trì được thông tin, sau một thời gian nhất định (2ms) người ta phải nạp lại thông tin tích điện lại cho tụ. Quá trình này gọi là làm tươi bộ nhớ (refresh). Để làm tươi bộ nhớ Điều khiển đọc người ta phải đọc thông tin trong bộ nhớ ra đem nạp vào bộ nhớ đệm rồi từ bộ nhớ đệm lại tiến hành các thao tác ghi lại thông tin T3 Đường Đường đọc vào bộ nhớ RAM động. Đường Đường ghi T 1 T Trên hình 4.40 trình bày cấu tạo một ô 2 C nhớ của RAM động dùng MOSFET. Mạch có 3 MOSFET, T1, T3 hoạt động Điều khiển ghi như các khoá điện tử, các khoá này được Hình 4.40 :Cấu tạo một ô nhớ của RAM động điều khiển bằng các xung lệnh truyền qua đường điều khiển đọc, đường điều khiển ghi. T2 cùng T3 tạo thành một mạch đảo. Cực cửa của T2 tạo thành một tụ điện C. Dữ liệu nạp vào ô nhớ được lưu trữ dưới dạng điện tích nạp ở tụ điện này. Như ta thấy trên hình 4.38 ô nhớ có 4 đường: - Đường điều khiển đọc và điều khiển ghi thuộc về một từ (word) - Đường “ghi” để ghi dữ liệu vào, đường “đọc” để lấy dữ liệu ra. Thao tác ghi dữ liệu vào RAM: Giả sử T1, T2, T3 đều là các tranzito MOS kênh P. - Cho xung âm vào đường “điều khiển ghi”, T1 dẫn. Nếu đường “ghi” ở 0V tụ C không tích điện: ghi bit “0”. - Nếu đường “ghi” ở (-U), tụ C có điện tích: ghi bit “1”. Thao tác đọc: - Cho xung âm vào đường “điều khiển đọc”. - Nếu tụ C không có điện tích (bit “0”) thì T2 cấm làm T3 cũng cấm, đường “đọc” không có dòng điện ra: đọc “0”. Khoa Điện – Điện tử (EE04-3) Hưng Yờn, 05/2008 99 - Nếu tụ C có điện tích (bit “1”) thì T2 dẫn làm T3 cũng dẫn đường “đọc” có xung dòng điện” đọc “1”. Vì mạch luôn mất dần điện tích trên tụ điện C (do hiện tượng dò) nên dữ liệu không lưu trữ được vĩnh viễn. Do đó mạch cần được “viết” lại liên tục, chu kỳ làm tươi bộ nhớ cỡ 2ms, chính vì vậy tốc độ của RAM động chậm hơn so với RAM tĩnh. Chương V: Các mạch logic tổ hợp 5.1. Phương pháp thiết kế các mạch logic tổ hợp Với một mạch logic tổ hợp bất kỳ nếu cho trước chức năng ta đều có thể thiết kế và thực hiện được. Quá trình thiết kế bao gồm các bước tiến hành như sau: 1. Từ yêu cầu chức năng ta lập bảng chân lý cho hàm 2. Từ bảng chân lý suy ra phương trình logic 3. Tối giản hoá hàm logic 4. Từ hàm logic tối giản thiết kế mạch thực hiện bằng các phần tử logic. Tuy nhiên, những bước thiết kế trên đây không phải là bắt buộc áp dụng máy móc, mà nên được vận dụng linh hoạt theo tình huống cụ thể của thiết kế thực tế. Ví dụ : Thiết kế mạch so sánh 2 số nhị phân A và B có chức năng như sau: Nếu A =B thì lối ra G = 1; A  B thì lối ra G = 0 (mạch so sánh bằng nhau). a. A và B là 2 số nhị phân 1 bit (mạch so sánh bằng nhau 1 bit): - Bảng chân lý: Đầu vào Đầu ra ai bi gi 0 0 1 0 1 0 1 0 0 1 1 1 - Phương trình logic: gi  ai bi  ai bi  ai  bi (5.1) - Phương trình (5.1) đã được viết ở dạng tối giản rồi ta không cần phải rút gọn nữa. Từ phương trình logic ta có thể dùng nhiều sơ đồ để thực hiện hàm logic trên, tuỳ thuộc vào các phần tử logic cho trước mà ta phải biến đổi phương trình cho phù hợp. Sơ đồ logic của bộ so sánh bằng nhau hai số nhị phân 1 bit dùng các cổng logic cơ bản được trình bày trên hình 5.1a và dùng cổng XNOR được cho trên hình 5.1b. 100 Khoa Điện – Điện tử (EE04-3) Hưng Yờn, 05/2008 ai ai g gi i bi bi Hình:5.1a Hình: 5.1b b. A và B là hai số nhị phân 4 bit (bộ so sánh bằng nhau 4 bit) So sánh hai số nhị phân 4 bit A = a3 a2 a1 a0 và B = b3 b2 b1 b0, ta thấy rằng chỉ khi a3 = b3, a2 = b2, a1 = b1, a0 = b0 thì A = B (G = 1), còn trong các trường hợp khác thì A  B (G = 0). vậy nếu gi (i = 03) là lối ra của các bộ so sánh 1 bit thì không cần lập bảng chân lý ta có thể suy ra phương trình logic của bộ so sánh 4 bit: G = g3 g2 g1 g0 Với g 3  a3  b3 ; g 2  a2  b2 ; g1  a1  b1; g 0  a0  b0 Như vậy: G  a3  b3 a2  b2 a1  b1 a0  b0 G  (a3  b3 )  (a2  b2 )  (a1  b1 )  (a0  b0 ) - Sơ đồ logic dùng cổng XNOR và AND cho ở hình 5.2a và dùng cổng XOR và a a NOR cho ở hình 5.2b. 3 3 b3 b3 a2 a2 b2 b2 G G a1 a1 b1 b1 a0 a0 b0 b0 Hình 5..2a Hình 5..2b  Bài tập 5.1. Thiết kế mạch kiểm tra mã BCD, nếu mã BCD là hợp lệ thì đầu ra ở mức logic thấp, ngược lại đầu ra ở mức logic cao. 5.2. Các mạch logic tổ hợp thường gặp 5.2.1. Bộ so sánh (Comparator) Trong nhiều trường hợp phải so sánh 2 số nhị phân A và B để chỉ ra được mối quan hệ giữa chúng: A > B, A < B hay A = B. a. Bộ so sánh hai số nhị phân 1 bit Có hai số nhị phân 1 bit ai và bi, từ yêu cầu đặt ra ta lập được bảng chân lý: Đầu vào Đầu ra ai bi li ( ai > bi) gi ( ai = bi) mi ( ai < bi) Khoa Điện – Điện tử (EE04-3) Hưng Yờn, 05/2008 101 li gi ai mi bi Hình:5.3 0 0 0 1 0 0 1 0 0 1 1 0 1 0 0 1 1 0 1 0 - Phương trình logic: li  ai bi ; g i  ai b i  aibi ; m i  ai b i Sơ đồ logic được cho ở hình 5.3:  Bài tập 5.2.Thiết kế bộ so sánh hai số nhị phân 1 bit. a. Chỉ dùng mạch NAND 7400 b. Chỉ dùng mạch NOR 7402. b. Bộ so sánh hai số nhị phân 4 bit Cũng giống như so sánh trong hệ thập phân, khi so sánh hai số nhị phân nhiều bit ta phải bắt đầu từ bit có trọng số cao nhất, chỉ khi nào bit có trọng số cao nhất bằng nhau thì mới tiếp tục so sánh đến bit có trọng số thấp hơn liền kề. ý nghĩa trọng số khiến việc so sánh quyết định bởi số có trọng số lớn. Giả sử có hai số nhị phân 4 bit: A = a3 a2 a1 a0 và B = b3 b2 b1 b0. Để xây dựng được sơ đồ mạch sánh này, cần 4 mạch so sánh một bít và các mạch logic phụ trợ. Đầu tiên ta thực hiện so sánh 2 bit có trọng số lớn nhất a3 và b3: 102 Khoa Điện – Điện tử (EE04-3) Hưng Yờn, 05/2008 Nếu a3 > b3 thì A > B g3 g2 g1 g0 Nếu a3 < b3 thì A < B G m3 Nếu a3 = b3 thì so sánh tiếp a2 với b2 m2 ............. m1 M m Nếu a0 > b0 thì A > B 0 l3 l Nếu a0 < b0 thì A < B 2 L l1 Nếu a0 = b0 thì A = B l0 Quá trình trên có thể tóm tắt như sau: Hình: 5.4 A>B  (a3>b3)+(a3=b3)(a2>b2)+(a3=b3)(a2=b2)(a1>b1) +(a3=b3)(a2=b2)(a1=b1)(a0>b0) A<B  (a3 <b3)+(a3=b3)(a2<b2)+(a3=b3)(a2=b2)(a1<b1) +(a3=b3)(a2=b2)(a1= b1)(a0<b0) A = B  (a3 = b3)(a2 = b2)(a1 = b1)(a0=b0) - Từ đó ta có phương trình logic: L(A>B) = l3 + g3l2 + g3g2l1 + g3g2g1l0 G(A=B) = g3g2g1g0 M(A<B) = m3 + g3m2 + g3g2m1 + g3g2g1m0 Trong đó, L, G, M là các lối ra của bộ so sánh 4 bit và li, gi, mi với i =03 là các lối ra của các bộ so sánh 1 bit. - Sơ đồ logic: Dùng AND, OR với li, gi, mi (i = 03) được đưa đến từ các bộ so sánh 1 bit được cho trên hình 5.4. c. Bộ so sánh hai số nhị phân n bit Để so sánh hai số nhị phân n bit người ta thực hiện nối tầng các bộ so sánh 4 bit. Bộ so sánh 4 bit ở trên có thêm các đầu vào nối tầng được tích hợp dưới dạng IC có tên là IC 7485 (IC 74HC85, IC 74LS85). Ký hiệu của IC 7485 được cho trên hình 5.5. Khi nối tầng 2 bộ so sánh, đầu ra của bộ so sánh bit thấp (có trọng số nhỏ hơn) được nối đến đầu vào nối tầng tương ứng của bộ so sánh bit cao. Đầu vào dữ liệu a a a3 a2 1 0 b3 b2 b1 b0 Đầu vào l L g 7485 G Đầu ra nối tầng m M Hình: 5.5 Khoa Điện – Điện tử (EE04-3) Hưng Yờn, 05/2008 103 - Bảng chân lý: Đầu vào so sánh Đầu vào nối tầng Đầu ra a3b3 a2b2 a1b1 a0b0 l m g L M G a3>b3 X X X X X X 1 0 0 a3<b3 X X X X X X 0 1 0 a3=b3- a2>b2 X X X X X 1 0 0 a3=b3 a2<b2 X X X X X 0 1 0 a3=b3 a2=b2 a1>b1 X X X X 1 0 0 a3=b3 a2=b2 a1<b1 X X X X 0 1 0 a3=b3- a2=b2 a1=b1 a0>b0 X X X 1 0 0 a3=b3 a2=b2 a1=b1 a0<b0 X X X 0 1 0 a3=b3 a2=b2 a1=b1 a0=b0 1 0 0 1 0 0 a3=b3 a2=b2 a1=b1 a0=b0 0 1 0 0 1 0 a3=b3 a2=b2 a1=b1 a0=b0 0 0 1 0 0 1 - Phương trình logic: L = l3 + g3l2 + g3g2l1 + g3g2g1l0 + g3g2g1g0l G = g3g2g1g0g M = m3 + g3m2 + g3g2m1 + m3 g3g2g1m0 + g3g2g1g0m a3 g3 Trong đó: + b3 l3 li  ai bi ; g i  ai b i  aibi ; mi  ai bi g3m2 với (i = 0  3) là các đầu M(A<B) a ra của 4 bộ so sánh 1 bit. 2 g2 + b2 g3l2 L(A>B) g3g2m1 g1 + b1 g3g2l1 g3g2g1m0 a 0 g0 + b 0 g3g2g1l0 g3g2g1g0l l a>b g3g2g1g0m m 104 a<b Khoa Điện – Điện tử (EE04-3) Hưng Yờn,g3 g05/20082g1g0g G(A=B) g a=b Hình 5.6:Sơ đồ logic IC 7485 - Sơ đồ logic của IC 7485 được cho trên hình 5.6: Ký hiệu NORAND như hình trên. Khi so sánh 4 bit thì các đầu vào nối tầng l = m = 0, g = 1. + Khi so sánh hơn 5 bit ta thực hiện nối tầng từ 2 bộ so sánh 4 bit trở lên. Đầu vào nối tầng có nhãn trùng với đầu ra. Ví dụ: So sánh 2 số nhị phân 8 bit: a a a a b b b b a a 5V 3 2 1 0 3 2 1 0 a7 a6 5 4 b7 b6 b5 b4 l L l L g 74HC85 G g 74HC85 G m M 5.2.2. Bộ cộng hai số nhị phân- ALU(Adder logicm unit) M a. Bộ tổng bán phần (Half Adder - HA) ai bi S Ci 0 0 0 0 Thực hiện phép cộng hai bit nhị phân, mạch có 2 0 1 1 0 đầu vào a và b là các số hạng được cộng, 2 đầu ra là S 1 0 1 0 i i 1 1 0 1 (tổng) và Ci (số nhớ sang bit có trọng số cao hơn). Bảng chân lý của bộ cộng bán phần - Bảng chân lý: a3 - Phương trình logic: b S 3 a S i HA S  ai  bi bi Ci Ci Ci  aibi - Sơ đồ mạch và ký hiệu được Hình 5.7: Sơ đồ mạch và ký hiệu của HA cho trên hình 5.7 Ta gọi bộ cộng bán phần (bộ bán tổng) vì riêng nó chưa thực hiện được phép cộng. Ta phải dùng hai bộ bán tổng mới tạo ra được một mạch tính cộng.  Bài tập 5.3.Cho mạch NORAND 7451, mạch NAND 7400 và mạch NOR 7402 hình 5.8. Hãy thiết kế bộ bán tổng: a. Chỉ dùng SN 7451 và SN 7400 b. Chỉ dùng SN 7400 SN 7451 SN 7400 SN 7402 c. Chỉ dùng SN 7402. Hình 5.8 Khoa Điện – Điện tử (EE04-3) Hưng Yờn, 05/2008 105 b. Bộ tổng toàn phần (Full Adder: FA) Bộ tổng toàn phần có 3 lối vào A, B và Ci (Carry in), hai lối ra là tổng S và lối ra nhớ chuyển sang hàng sau C (Carry out). o A B Ci S Co - Bảng chân lý: 0 0 0 0 0 0 0 1 1 0 - Hàm logic của FA: 0 1 0 1 0 0 1 1 0 1 S  A  B  C i 1 0 0 1 0 Co  AB  (A  B)Ci 1 0 1 0 1 1 1 0 0 1 - Sơ đồ khối và mạch logic cho trên hình 5.9 1 1 1 1 1 Bảng chân lý của FA Nếu Ci = 0 thì FA trở thành HA. Ci A S C B i S A FA C B Co o Hình 5.9: Ký hiệu và sơ đồ mạch của FA  Bài tập 5.4. Xây dựng mạch tổng toàn phần FA từ hai bộ bán tổng HA. 5.5 Xây dựng mạch tổng toàn phần chỉ dùng mạch NOR 7402. (Gợi ý:sSơ đồ tối ưu dùng 9 cổng NOR). 5.6 Dùng 7486 (4 mạch hoặc tuyệt đối hai đầu vào) và mạch 7400 (4 mạch NAND 2 đầu vào) tạo mạch tổng toàn phần. 5.7 Xây dựng mạch tổng toàn phần chỉ dùng mạch NAND 7400. (Gợi ý: sơ đồ tối ưu dùng 9 cổng NAND) c. Bộ cộng hai số nhị phân 4 bit Giả sử có hai số nhị phân 4 bit: A = a3a2a1a0 và B = b3b2b1b0. Cũng tương tự như trong hệ thập phân, phép tính cộng trong hệ nhị phân được thực hiện bắt đầu từ bit có trọng số thấp nhất và số nhớ được cộng vào bit có trọng số cao hơn kề nó. Do đó, phải sử dụng 4 bộ tổng toàn phần, ở bộ tổng toàn phần thứ nhất không có bit nhớ đưa vào do đó có thể thay bằng bộ tổng bán phần hoặc nối đất đầu vào Ci của bộ tổng toàn phần. Các bit dữ liệu được đưa vào đồng thời, số nhớ được chuyển từ bit thấp nhất lên. Do đó, nó còn được gọi là bộ cộng song song có nhớ nối tiếp. 106 Khoa Điện – Điện tử (EE04-3) Hưng Yờn, 05/2008 Sơ đồ bộ cộng hai số nhị phân 4 bit dùng 4 FA được cho trên hình 5.10. A B A B 3 3 2 2 A1 B1 A0 B0 Ci3 Ci2 C C FA4 FA3 FA2 i1 FA1 i0 Kết quả: Co4 S3 S2 S1 S0 Hình 5.10 Trong thực tế ta thường gặp các vi mạch 7483, 74LS283 là vi mạch 16 chân gồm 4 bộ FA được mắc thành mạch cộng nhị phân hai số nhị phân 4 bit. Hình 5.11 là ký hiệu logic của các mạch này. 5 10 Để cộng hai số nhị phân n bit, A1 S1 4 A1 S1 9 3 8 A2 S2 1 A2 S2 6 14 3 thực hiện ghép các bộ cộng 4 bit A3 S3 13 A3 S3 2 12 1 A4 S4 10 A4 S4 15 với nhau (C4 của bộ cộng 4 bit thấp 6 11 B1 B1 2 74LS283 7 74LS83 được nối với C của bộ cộng 4 bit B2 B2 0 15 4 B3 B3 11 16 cao hơn kề nó). B4 B4 7 9 13 14 d. Bộ cộng/trừ hai số nhị phân 4 bit C0 C4 C0 C4 Muốn dùng các mạch FA để Hình 5.11 : Ký hiệu logic của IC 74LS283, 74LS83 thực hiện cả hai phép tính cộng/ trừ ta cần thêm đầu vào điều khiển SUB / ADD như A A B A1 B sơ dồ cộngA4 /trừ 4B bit4 trên3 hình B5.12.3 2 2 1 SUB / ADD C Ci4 Ci3 i2 Ci1 FA FA FA FA C Co3 Co2 o1 S S1 Co4 S1 S1 1 Hình 5.12: Sơ đồ mạch tổng /hiệu 2 số nhị phân 4 bit Khi SUB / ADD =0 (phép cộng): Các số liệu B4B3B2B1 qua các cửa XOR không đổi và được đưa vào FA để làm phép cộng hai số A và B, kết quả S = Co4S4S3S2S1. Khi SUB / ADD =1 (phép trừ): Các số liệu B4B3B2B1 sẽ bị đảo khi đi qua các cửa XOR tức là B4B3B2B1  B4 B3 B2 B1 . Đầu Ci1 được nối với SUB / ADD = 1 tức là Ci1= 1. Như vậy, số bù một B4 B3 B2 B1 được cộng với Ci1 =1 trở thành số bù 2, Khoa Điện – Điện tử (EE04-3) Hưng Yờn, 05/2008 107 nghĩa là mạch thực hiện A+(-B). Vậy kết quả của phép trừ là D=Co4 S4S3S2S1. Trong kết qủa này Co4 không cần quan tâm, kết quả thực sự là D= S4S3S2S1. Trong thực tế, ta có thể dùng vi mạch cộng nhị phân 4 bit 74LS283 hoặc 74LS83 ghép với vi mạch 74LS86 (có 4 cửa XOR) sẽ được một bộ cộng/ trừ 4 bit như sơ đồ 5.12. 5.3 Các mạch mã hoá và giải mã 5.3.1. Mạch mã hoá (Encoder) Bộ mã hoá có M đầu vào và chỉ một trong số đó được kích hoạt tại thời điểm xác định, tạo mã đầu ra N bit, tuỳ thuộc vào đầu vào nào được kích hoạt. Sơ đồ tổng quát của bộ mã hoá có M đầu vào và N đầu ra tích cực ở mức cao được cho trên hình 5.13 O M đầu vào, I 0 0 O Mã đầu mỗi lần chỉ có I 1 1 Encoder ra N bit một đầu vào O lên mức cao N-1 IM-1 Hình 5.13 a. Bộ mã hoá bát phân thành nhị phân Mạch có 8 đầu vào tương ứng với 8 ký số trong hệ bát phân và tạo mã đầu ra 3 bit tương ứng với các đầu vào được kích hoạt. - Bảng chân lý: I0 I1 I2 I3 I4 I5 I6 I7 O2 O1 O0 1 0 0 0 0 0 0 0 0 0 0 - Phương trình logic: 0 1 0 0 0 0 0 0 0 0 1 O = I + I + I + I 0 0 1 0 0 0 0 0 0 1 0 2 4 5 6 7 0 0 0 1 0 0 0 0 0 1 1 O = I + I + I + I 0 0 0 0 1 0 0 0 1 0 0 1 2 3 6 7 0 0 0 0 0 1 0 0 1 0 1 0 0 0 0 0 0 1 0 1 1 0 O0 = I1 + I3 + I5 + I7 0 0 0 0 0 0 0 1 1 1 1 Bảng chân lý của bộ mã hoá bát phân thành nhị phân - Sơ đồ logic được cho trên hình 5.14 Từ sơ đồ trên ta thấy rằng chỉ được phép kích hoạt mỗi lần một đầu vào, nếu cùng một lúc kích hoạt từ hai đầu vào trở lên thì I0 I1 I2 I3 I4 I5 I6 I7 đầu ra sẽ là bất kỳ 1 giá trị nào đó không xác định O2 được trước. O1 Ví dụ, kích hoạt I3 và I5 cùng một lúc thì lối ra sẽ có giá trị là 111. Rõ ràng đây không phải O0 là mã cho cả hai đầu vào được kích hoạt. Hình 5.14 Để khắc phục nhược điểm này người ta dùng bộ mã hoá ưu tiên. 108 Khoa Điện – Điện tử (EE04-3) Hưng Yờn, 05/2008 b.Bộ mã hoá ưu tiên thập phân thành BCD (IC 74147) Thứ tự ưu tiên do nhà thiết kế, ở đây ta lấy thứ tự ưu tiên từ cao xuống thấp. Nếu có nhiều tín hiệu đồng thời xuất hiện ở đầu vào thì chỉ có tín hiệu nào có mức ưu tiên cao nhất trong số đó mới được mã hoá. Mười đầu vào tương ứng với 10 chữ số thập phân được ký hiệu I0  I9 và 4 đầu ra tạo thành mã nhị phân 4 bit được ký hiệu từ O3  O0. Bảng chân lý: I9 I8 I7 I6 I5 I4 I3 I2 I1 I0 O3 O2 O1 O0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 x 0 0 0 1 0 0 0 0 0 0 0 1 x x 0 0 1 0 0 0 0 0 0 0 1 x x x 0 0 1 1 0 0 0 0 0 1 x x x x 0 1 0 0 0 0 0 0 1 x x x x x 0 1 0 1 0 0 0 1 x x x x x x 0 1 1 0 0 0 1 x x x x x x x 0 1 1 1 0 1 x x x x x x x x 1 0 0 0 1 x x x x x x x x x 1 0 0 1 Phương trình logic: O3  I 9  I 9 I8  I 9  I 8 O2  I 9 I8 I 7 I 6 I 5 I 4  I 9 I8 I 7 I 6 I 5  I 9 I 8 I 7 I 6  I 9 I 8 I 7  I 9 I8 I 7  I 9 I8 I 6  I 9 I8 I 5  I 9 I8 I 4 O1  I 9 I 8 I 7 I 6 I 5 I 4 I 3  I 9 I8 I 7 I 6 I 5 I 4 I 3 I 2  I 9 I 8 I 7 I 6  I 9 I 8 I 7  I 9 I8 I 7  I 9 I8 I 6  I 9 I8 I 5 I 4 I 2  I 9 I 8 I 5 I 4 I 3 O0  I 9  I9 I 8 I 7  I 9 I 8 I 7 I 6 I 5  I 9 I8 I 7 I 6 I 5 I 4 I 3  I 9 I8 I 7 I 6 I 5 I 4 I 3 I 2 I1  I 9  I 8 I 7  I8 I 6 I 5  I8 I 6 I 4 I 3  I8 I 6 I 4 I 2 I1 - Sơ đồ logic như trên hình 5.15 o o3 o2 o1 0 Khoa Điện – Điện tử (EE04-3) Hưng Yờn, 05/2008 109 I9 I I7 I6 I5 I4 I3 I2 I1 I0 c.Bộ biến đổi mã nhị phân 4 bit sang mã bù 2 Bảng chân lý bộ chuyển đổi từ mã nhị phân 4 bit sang mã bù 2. Số Mã nhị phân Mã bù 2 thập - Phương trình logic: A3 A2 A1 A0 B3 B2 B1 B0 B = A phân 0 0 0 0 0 0 0 0 0 0 0 B1 =A0A1 1 0 0 0 1 1 1 1 1 B = (A +A ) A 2 0 0 1 0 1 1 1 0 2 0 1 2 3 0 0 1 1 1 1 0 1 B3 = (A0 + A1 + A2) A3 4 0 1 0 0 1 1 0 0 - Sơ đồ logic: 5 0 1 0 1 1 0 1 1 A0 6 0 1 1 0 1 0 1 0 B0 7 0 1 1 1 1 0 0 1 8 1 0 0 0 1 0 0 0 A1 B1 9 1 0 0 1 0 1 1 1 10 1 0 1 0 0 1 1 0 11 1 0 1 1 0 1 0 1 B2 A2 12 1 1 0 0 0 1 0 0 13 1 1 0 1 0 0 1 1 B 14 1 1 1 0 0 0 1 0 3 A3 15 1 1 1 1 0 0 0 1 Trong máy tính điện tử người ta dùng số bù 2 để biểu diễn số âm, nhờ vậy mà người ta có thể dễ dàng thực hiện phép tính trừ bằng cách cộng số bị trừ với số bù 2 của số trừ. Dựa vào quy tắc tìm số bù 2 ta lập được bảng chân lý của bộ biến đổi mã có các đầu vào là A0, A1, A2, A3 là mã nhị phân 4 bit, bốn đầu ra là 4 bit mã bù 2 B0, B1, B2, B3.  Bài tập 5.8. Thiết kế mạch biến đổi mã nhị phân 4 bit sang mã Gray chỉ dùng IC 74LS86 (4 mạch XOR 2 lối vào), từ đó thiết kế mạch biến đổi mã Gray sang mã nhị phân 4 bit. 5.9. Thiết kế mạch biến đổi mã bù hai 4 bit sang mã nhị phân 4 bit. 5.10. Thiết kế mạch biến đổi mã BCD8421 sang mã dư 3. 5.11. Dùng mạch NAND 74LS00 (NAND 2 lối vào) tạo thành bộ biến đổi mã nhị phân 4 bit sang mã bù nhị phân 4 bit. 5.3.2 Mạch giải mã (Decoder) Quá trình ngược với mã hoá được gọi là giải mã. Nghĩa là từ một tổ hợp giá trị của nhóm mã n chữ số hệ 2 ta tìm lại được 1 trong N ký hiệu hoặc số tương ứng với tổ hợp đó. Về thực chất các bộ giải mã cũng là các bộ biến đổi mã, chúng biến đổi 110 Khoa Điện – Điện tử (EE04-3) Hưng Yờn, 05/2008 từ các mã nhị phân, BCD sang mã thập phân hay mã 7 đoạn. Để xây dựng các bộ giải mã chúng ta có thể áp dụng phương pháp thiết kế logic chúng ta đã làm quen ở các tiết trước để tạo thành các bộ giải mã từ các phần tử logic cơ bản. Thực tế hiện nay người ta không làm như vậy, mà thường dùng các vi mạch giải mã có sẵn trên thị trường. Trong mục này sẽ giới thiệu một số vi mạch để người học có điều kiện nắm vững nguyên tắc hoạt động của các mạch này, dễ dàng dùng được chúng. a. Bộ giải mã 3 đường thành 8 đường (1 trong 8) Bảng chân lý: E1 E2 E3 A0 A1 A2 Đầu vào Đầu ra 1 2 3 A B C F0 F1 F2 F3 F4 F5 F6 F7 E Bộ giải mã 0 0 0 1 0 0 0 0 0 0 0 1 trong 8 0 0 1 0 1 0 0 0 0 0 0 74LS138 1 2 3 4 5 6 7 0 1 0 0 0 1 0 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 F0 F1 F2 F3 F4 F5 F6 F7 1 0 1 0 0 0 0 0 1 0 0 Hình 5.18 1 1 0 0 0 0 0 0 0 1 0 1 1 1 0 0 0 0 0 0 0 1 F  A B C; F  A B C; F  A B C; F  ABC Phương trình logic: 0 1 2 3 F4  AB C; F5  ABC; F6  ABC; F7  ABC Sơ đồ logic được 5.16 F0 0 F0 0 C F1 (MSB) F 1 1 1 B F 2 F2 2 2 A S2 3 F3 (LSB) 3 F3 F F S1 4 4 4 4 F5 F5 5 5 S0 6 F6 6 F6 E3 E2 F7 F E1 7 7 7 Hình 5.16: Bộ giải mã 1 trong 8 Hình 5.17 : Sơ đồ logic của bộ giải mã 74LS138 Trong thực tế bộ giải mã 1 trong 8 được tích hợp dưới dạng IC có tên là bộ giải mã 74LS138. Sơ đồ logic của IC 74LS138 được cho trên hình 5.17 và ký hiệu logic được cho trên hình 5.18. Khoa Điện – Điện tử (EE04-3) Hưng Yờn, 05/2008 111  bài tập 5.12. Hình 5.19 cho thấy bộ 74LS138 và một bộ đảo được sắp xếp để hoạt động như bộ giải mã 1 trong 32. Các bộ giải mã lần lượt mang nhãn từ Z1 đến Z4 và 8 đầu ra mỗi bộ giải mã được kết hợp thành 32 đầu ra. Mã đầu vào 5 bit A4 A3 A2 A1 A0 sẽ kích hoạt chỉ một trong 32 đầu ra này cho mỗi đầu vào trong 32 mã đầu vào khả dĩ. a. Đầu ra nào sẽ được kích hoạt với A4 A3 A2 A1 A0 = 01101? b. Khoảng mã đầu vào nào sẽ kích hoạt chíp Z4? A0 A1 A2 A3 A4 +5V (MSB ) 1 2 3 1 2 3 1 2 3 1 2 3 A0 A1 A2 E A0 A1 A2 E A0 A1 A2 E A0 A1 A2 E 74LS138 74LS138 74LS138 74LS138 Z1 Z2 Z3 Z4 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 O0 O1 O2 O3O 4 O5 O6 O7 O8 O9O 10O 11O 12O 13 O14O 15 O16O 17O 18O 19O 20O 21 O22O 23 O24O 25O 26O 27O 28O 29 O30O 31 Hình 5.19: Bốn bộ giải mã 74LS138 tạo thành bộ giải mã 1 trong 32. b. Giải mã BCD sang thập phân Bộ giải mã BCD sang thập phân có các lối vào A, B, C, D; các lối ra là F0, F1, .., F9 biểu diễn các số thập phân từ 0, 1,.., 9. Bảng chân lý: A B C D F0 F1 F2 F3 F4 F5 F6 F7 F8 F9 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 1 0 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 0 0 0 1 0 0 0 0 1 1 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 Phương trình logic: F  A B C D F  A B C D F  A B C D F  A BCD F  ABC D 0 1 2 3 4 F5  ABCD F6  ABCD F7  ABCD F8  AB C D F9  AB CD 112 Khoa Điện – Điện tử (EE04-3) Hưng Yờn, 05/2008 Từ hàm logic trên, ta có thể xây dựng sơ đồ giải mã này khi dùng 4 mạch NOT và 10 mạch NAND 4 lối vào. Sơ đồ mạch như trên hình 5.20a. Các vi mạch giải mã có trong thực tế như 7442, 74L42, 74LS42, 7445, 74145 các vi mạch này có 16 chân có 4 lối vào A, B, C, D và 10 chân lối ra tác động thấp 0, 1,..,9. Các IC này tuy có ký hiệu khác nhau nhưng đều có cùng một sơ đồ logic và ký hiệu các chân giống nhau như hình 5.20b. F0 F0 0 0 (1) 1 F1 1 F1 S3 S3 (2) (12) 2 F2 2 F2 (3) S F F 2 3 3 S2 3 3 (13) (4) F F S1 4 4 S1 4 4 (14) (5) F5 F5 5 5 S0 (6) S 0 (15) F6 F6 6 6 (7) (16) vcc F7 F7 7 7 (8) GND (9) 8 F8 8 F8 (10) F9 F9 9 9 (11) Hình 5.20b:Sơ đồ logic của IC 7442 Hình 5.20a :Mạch giải mã BCD sang mã 10  Bài tập 5.13.Vẽ sơ đồ logic của bộ giải mã từ BCD sang thập phân dùng các mạch logic NOT và NOR. c. Giải mã BCD sang mã 7 đoạn Dạng chỉ thị 7 đoạn như hình 5.21. a g Mã nhị phân BCD được chuyển sang thập phân và hiển thị các số f b e c thập phân bằng 7 đoạn sáng., ứng với mỗi tổ hợp xác định các thanh d Hình 5..21 sáng sẽ hiển thị cho ta một chữ số ở hệ 10. Các đoạn a, b, c, d, e, f, g có thể là đèn LED mắc anốt chung hoặc katốt chung, có thể là màn hình tinh thể lỏng. Với LED mắc anôt chung (có nghĩa là anốt của tất cả các đoạn được gắn chung với Vcc), katốt được nối qua các điện trở giới hạn dòng tới đầu ra phù hợp của bộ giải mã. Bộ giải mã có đầu ra tích cực ở mức thấp. Với LED mắc katốt chung (có nghĩa là katốt của tất cả các đoạn được nối đất), bộ giải mã có đầu ra tích cực cao. Khoa Điện – Điện tử (EE04-3) Hưng Yờn, 05/2008 113 Với màn hình tinh thể lỏng LCD, bộ giải mã có đầu ra tích cực cao. Ví dụ sơ đồ mắc IC giải mã 7 đoạn có đầu ra tích cực ở mức thấp với đèn LED chỉ thị như trên hình 5.22: Vcc a D C b B Bộ giải mã c A BCD thành 7 d đoạn e BI/RBO Đầu vào điều khiển xóa RBI f Đầu vào thử LED LT g 7446 hoặc 7447 Hình 5.22: Bộ giải mã BCD thành 7 đoạn đang điều khiển một màn hình LED 7 đoạn có anode chung Bảng chân lý của bộ giải mã BCD sang 7 đoạn với đầu ra tích cực cao: Số thập phân Mã BCD đầu vào Đầu ra mã 7 đoạn A B C D a b c d e f g 0 0 0 0 0 1 1 1 1 1 1 0 1 0 0 0 1 0 1 1 0 0 0 0 2 0 0 1 0 1 1 0 1 1 0 1 3 0 0 1 1 1 1 1 1 0 0 1 4 0 1 0 0 0 1 1 0 0 1 1 5 0 1 0 1 1 0 1 1 0 1 1 6 0 1 1 0 1 0 1 1 1 1 1 7 0 1 1 1 1 1 1 0 0 0 0 8 1 0 0 0 1 1 1 1 1 1 1 9 1 0 0 1 1 1 1 1 0 1 1 Trong thực tế người ta đã chế tạo sẵn các vi mạch để giải mã nhị phân ra 7 đoạn: Các vi mạch 7448, 74LS48, 7449, 74LS49 là các IC giải mã 7 đoạn có lối ra tác động ở mức cao ta có thể dùng chúng để giải mã từ mã BCD ra thập phân quy luật hiển thị các chữ số thập phân của các vi mạch này về cơ bản giống như bảng chân lý trên, chỉ khác đôi chút là số 6 không dùng thanh a và số 9 không dùng thanh d. Các mạch giải mã 7 đoạn 7447A, 74L47, 74S47 là các vi mạch 16 chân, số 6 và số 9 chỉ có 5 thanh sáng giống như 7448, 7449. Vi mạch có lối ra tác động thấp (mức 0) nên đèn chỉ thị 7 đoạn có anốt chung. 114 Khoa Điện – Điện tử (EE04-3) Hưng Yờn, 05/2008 Mạch giải mã MC 14495 cũng là giải mã nhị phân ra 7 đoạn. Vi mạch 16 chân, có lối ra tác động cao (mức 1) nên đèn chỉ thị 7 đoạn có katốt chung. Số 6 và số 9 có 6 thanh sáng, các số thập phân: 10, 11, 12, 13, 14, 15 được hiển thị giống như các chữ số trong hệ thập lục phân. Trên hình 4.23 minh hoạ sự hiển thị của các đèn chỉ thị số theo mã 7 đoạn khi nó được dùng với mạch giải mã MC 14495.  Bài tập 5.14. Từ bảng chân lý của bộ giải mã BCD sang 7 đoạn được cho ở trên hãy viết phương trình logic và xây dựng sơ đồ logic cho bộ giải mã này từ các cổng logic cơ bản. Gợi ý: Tận dụng 6 tổ hợp không được sử dụng trong mã BCD (1010,..,1111) để tối thiểu hóa hàm. 5.15. Vẽ sơ đồ logic bộ giải mã 7 đoạn điều khiển sự hiển thị của các đèn chỉ thị số như hình 5.23 (đầu ra tích cực ở mức cao). a a a a a a a f b b g b g b f g b f g f g b f g b e c c e c c c e c c e c d d d d d d a a a a a f g b f g b f g f g b f g f g c c e e c e e c e e d d d d d Hình 5.23: Sự hiển thị các chữ số của IC MC 14495 d. một số vi mạch tổ hợp IC mã hoá: 74148/LS148/HC148 : mã hoá ưu tiên bát phân sang nhị phân 74147/LS147/HC147 : mã hoá ưu tiên thập phân sang BCD 74184, 74185 : Chuyển mã BCD sang nhị phân, nhị phân sang BCD Ic giải mã: 7441, 7442/LS42 : giải mã BCD sang thập phân 7443 : giải mã dư 3 sang thập phân 7444 : giải mã Gray dư 3 sang thập phân 7445 : giải mã BCD sang thập phân 7446, 7447 : giải mã BCD sang mã 7 đoạn (đầu ra tích cực thấp) 7448, 7449 : giải mã BCD sang mã 7 đoạn (đầu ra tích cực cao) 74141, 74145/LS145 : giải mã BCD sang thập phân 74LS138 : giải mã 3 sang 8 Khoa Điện – Điện tử (EE04-3) Hưng Yờn, 05/2008 115 74LS139 : giải mã 4 sang 16 74155/LS155 : giải mã 2 sang 4 5.4. Mạch hợp kênh và phân kênh 5.4.1 Mạch hợp kênh (MUX) Mạch hợp kênh số (digital multiplexer) là mạch logic chấp nhận nhiều đầu vào dữ liệu số, chọn ra một trong số chúng tại thời điểm xác định để chuyển đến đầu ra. Hoạt động lộ trình từ đầu vào đến đầu ra do đầu vào SELECT (còn gọi là đầu vào địa chỉ) chi phối. D Sơ đồ chức năng của một bộ hợp kênh số tổng 0 D1 quát được cho trên hình 5.24. F Đầu vào dữ liệu và đầu ra được vẽ ở dạng mũi tên 2 nét, hàm ý trên thực tế chúng có thể là 2 đường D dữ liệu trở lên. n-1 Bộ hợp kênh hoạt động như chuyển mạch nhiều vị trí, trong đó mã dạng số áp đến đầu vào SELECT sẽ SELECT Hình 5.24 cho phép đầu vào dữ liệu nào được chuyển đến đầu ra. Nếu có N đầu vào dữ liệu thì cần có N địa chỉ khác nhau bằng cách sử dụng n ký số nhị phân tuân theo điều kiện 2n  N. a. Bộ hợp kênh 2 đầu vào (MUX 2 : 1) Với 2 đầu vào dữ liệu D0, D1 và 1 đầu vào địa chỉ S. - Ký hiệu: D D0 MUX F 0 - Bảng chân lý: 2:1 F D1 S F D1 S 0 D0 S 1 D1 Hình 5..25 - Phương trình logic: F  SD0  SD1 - Sơ đồ logic được cho trên hình 5.25: Một trong những nơi ứng dụng MUX 2 đầu vào là hệ thống máy vi tính sử dụng hai tín hiệu Master Clock khác nhau: xung nhịp tốc độ cao đối với một số chương trình, xung nhịp tốc độ thấp cho số khác. Hai xung nhịp này được đưa vào hai đầu vào dữ liệu (D0 và D1). Tín hiệu từ phần logic điều khiển của máy vi tính sẽ kích 116 Khoa Điện – Điện tử (EE04-3) Hưng Yờn, 05/2008 thích đầu vào S, để đầu vào này quyết định tín hiệu xung nhịp nào xuất hiện tại đầu ra F định lộ trình đến mạch khác trong máy. b. Bộ hợp kênh 4 đầu vào (MUX 4 : 1) D0 Đầu vào dữ liệu D , D , D , D và đầu vào địa 0 1 2 3 D1 F chỉ S , S . Hai đầu vào địa chỉ sẽ tạo ra 4 tổ hợp khả 1 0 D2 dĩ, mỗi đầu vào dữ liệu bị chi phối bởi 1 tổ hợp D3 khác nhau của các mức ở đầu vào địa chỉ. - Bảng chân lý: S1 S0 Hình 5..26a: Sơ đồ logic MUX 4:1 S1 S0 F 0 0 D0 0 1 D1 1 0 D2 1 1 D3 - Phương trình logic: D0 MUX F1 -F  S S D  S S D  S S D  S S D 2:1 1 0 0 1 0 1 1 0 2 1 0 3 D1 MUX - Sơ đồ logic đựơc cho trên hình 2:1 F 5.26a. MUX D2 F2 Có thể dùng MUX 2:1 để tạo thành D3 2:1 S MUX 4:1 như trên hình 5.26b. S0 1 c. Bộ hợp kênh 8 đầu vào (MUX 8:1) Hình:5.26b Xét sơ đồ logic của bộ dồn kênh 8 đầu vào 74151 (74LS151/HC151) được cho trên hình 5.27. Đầu vào cho phép (E), khi E = 0, MUX sẽ chọn 1 trong 8 đầu vào dữ liệu đưa tới đầu ra tuỳ theo đầu vào địa chỉ (S2S1S0). Khi E = 1 thì F = 0. - Bảng chân lý: S S S F E 2 1 0 1 X X X 0 0 0 0 0 D0 0 0 0 1 D1 0 0 1 0 D2 0 0 1 1 D3 0 1 0 0 D4 0 1 0 1 D5 0 1 1 0 D6 0 1 1 1 D7 - Ký hiệu logic được cho trên hình 5.28. Khoa Điện – Điện tử (EE04-3) Hưng Yờn, 05/2008 117 S2 S1 S0 D7 D6 D5 D4 D3 D2 D1 D0 S2 D S 0 1 74151 0 S0 MUX 8:1 D1 E 1 D2 2 F F Hình 5.28: Ký hiệu logic MUX 8:1 3 D3 F D4 4 F D5 5 D6 6 D7 E 7 Hình 5..27: Sơ đồ logic cho bộ hợp kênh 74151  bài tập 5.16. Dùng MUX 2:1 và MUX 4:1 để tạo thành MUX 8:1. 5.17. Sắp xếp nhiều bộ hợp kênh 8:1 (IC 74151) để tạo thành bộ hợp kênh 16:1.  Dùng 2 IC 74151 kết hợp thành bộ dồn kênh 16 đầu vào như trên hình 5.29 I0 Dữ liệu vào MUX I7 F1 S3 74151 E S2 S2 S1 S1 S 0 S0 F I0 Dữ liệu vào MUX F I7 74151 2 E S 2 S1 S0 Hình 5.29: Hai IC 74151 kết hợp thành bộ dồn kênh 16 đầu vào 118 Khoa Điện – Điện tử (EE04-3) Hưng Yờn, 05/2008 Bộ dồn kênh chập 4 hai đầu vào (74157/LS157/HC157) được cho trên hình 5.30, ký hiệu logic của IC 74157 được cho trên hình 5.31. D D D D D1a D1b D1c D1d 0a 0b 0c 0d D0d S Fd MUX D1d E 74157 D0c F D1c c Fa Fb Fc Fd Hình 5.31: Ký hiệu logic của IC 74157 D0b - Bảng chân lý của IC 74157: Fb D1b E S Fa Fb Fc Fd D 1 X 0 0 0 0 0a Fa 0 0 D0a D0b D0c D0d D1a 0 1 D1a D1b D1c D1d S E  Bài tập Hình 5.30: Sơ đồ logic của bộ hợp kênh 74157 5.18. Trình bày cách sắp xếp hai IC 74157 và một IC 74151 tạo thành bộ hợp kênh 16:1 mà không cần thêm mạch logic. Đặt tên từ D0 đến D15 cho các đầu vào để biểu thị mối quan hệ tương ứng giữa đầu vào với mã lựa chọn. 5.4.2.Mạch phân kênh (DMUX - Demultiplexer) DMUX hoạt động ngược lại với MUX: một đầu F0 vào dữ liệu và phân phối dữ liệu cho nhiều đầu ra. F1 Sơ đồ khối của bộ phân kênh số được cho trên D hình 5.32. Mã đầu vào SELECT quyết định truyền đầu vào dữ liệu (D) đến đầu ra nào. Nói cách khác, bộ phân Fn-1 kênh lấy một nguồn dữ liệu vào và phân phối có chọn lọc đến 1 trong số n kênh ra, tương tự 1 chuyển mạch SELECT nhiều tiếp điểm. Hình 5.32 a. Bộ phân kênh 2 đầu ra (DMUX 1:2) Một đầu vào dữ liệu D, hai đầu ra F0, F1, một đầu vào địa chỉ S. F D DMUX 0 1:2 F1 Khoa Điện – Điện tử (EE04-3) Hưng Yờn, 05/2008 119 S - Sơ đồ khối: - Bảng chân lý: S F0 F1 0 D 0 D F 1 0 D 0 - Phương trình logic: F0  SD; F1  SD F1 - Sơ đồ logic được cho trên hình 4.33 S Hình 4.33 b. Bộ phân kênh 8 đầu ra (DMUX 1 : 8) Lối vào dữ liệu D, các lối ra F0  F7, cần 3 đầu vào địa chỉ S0S1S2. - Bảng chân lý: S0 S1 S2 F0 F1 F2 F3 F4 F5 F6 F7 0 0 0 D 0 0 0 0 0 0 0 0 0 1 0 D 0 0 0 0 0 0 0 1 0 0 0 D 0 0 0 0 0 0 1 1 0 0 0 D 0 0 0 0 1 0 0 0 0 0 0 D 0 0 0 1 0 1 0 0 0 0 0 D 0 0 1 1 0 0 0 0 0 0 0 D 0 1 1 1 0 0 0 0 0 0 0 D - Phương trình logic: F  S S S D; F  S S S D; F  S S S D; F  S S S D 0 2 1 0 1 2 1 0 2 2 1 0 3 2 1 0 F4  S 2 S1 S0 D; F5  S 2 S1S0 D; F6  S 2 S1 S0 D; F7  S 2 S1S 0 D. - Sơ đồ logic được cho trên hình 4.34. Ta thấy rằng có thể sử dụng bộ phân kênh như bộ giải mã với đầu vào dữ liệu là đầu vào cho phép và ngược lại có thể sử dụng bộ giải mã như bộ phân kênh với đầu vào cho phép là đầu vào dữ liệu. Vì lẽ đó, hãng chế tạo IC thường gọi đây là bộ phân kênh giải mã - kiêm cả hai chức năng. IC 74LS138 (mạch giải mã 3 sang 8) có ký hiệu cho trên hình 4.35 được dùng như bộ phân kênh với đầu vào E1 được chọn làm đầu vào dữ liệu (D); 2 đầu vào cho phép còn lại ( E2 , E3 ) duy trì ở trạng thái tích cực. Mã địa chỉ là các đầu vào I0I1I2. F0 S2 120 Khoa Điện – Đi1ệ n tử (EEF1 04-3) Hưng Yờn, 05/2008 S1 Đầu vào dữ liệu +5V F 2 2 SELECT E1 E2 E3 S0 A A A  Bài tập 5.19.Trình bày cách sử dụng bộ giải mã 7442 làm bộ phân kênh 1:8. 5.4.3. ứng dụng Các bộ phân kênh và hợp kênh có rất nhiều ứng dụng, một số ứng dụng sẽ được đề cập đến ở phần sau, ở đây ta nêu ra 1 ứng dụng cụ thể của bộ phân kênh và hợp kênh trong sơ đồ chọn và truyền số liêụ theo mô hình cho trên hình 5.36. Bộ hợp kênh sẽ chọn một trong số các số liệu của nguồn số liệu D1, D2,.. ,Dn đưa lên BUS để truyền đi. ở đầu kia của BUS, nơi nhận số liệu, bộ phân kênh sẽ điều khiển số liệu đến nơi nhận xác định nào đó. D 1 F1 D2 F2 Nơi Nguồn BUS nhận số liệu MUX DMUX số D liệu n Fn SELECT SELECT Hình 5.36 5.5. Thiết kế dùng vi mạch MSI, LSI 5.5.1. Thiết kế dùng MUX Khoa Điện – Điện tử (EE04-3) Hưng Yờn, 05/2008 121 Mux được sử dụng như một phần tử vạn năng để thiết kế mọi hàm logic. Tổng quát: Một MUX 2n:1 có thể dùng tạo hàm logic bất kỳ có n+1 biến, trong đó n biến sẽ đưa vào n đầu vào điều khiển, còn một biến cùng với các hằng số 0, 1 được đưa vào 2n đầu vào dữ liệu tuỳ thuộc vào giá trị của hàm số đó. Để thực hiện một hàm logic cho trước dùng MUX có thể dùng bảng Karnaugh hoặc biến đổi trực tiếp. a. Trường hợp biến đổi trực tiếp tiến hành theo các bước sau: 1) Xác định n biến điều khiển của MUX. 2) Biểu diễn hàm số ban đầu ở dạng nhiều số hạng, mỗi số hạng có một thừa số chung là một tổ hợp giá trị của n biến chọn. 3) Ký hiệu Di là hàm của những biến còn lại, Di có thừa số chung là tổ hợp giá trị của n biến điều khiển (giá trị thập phân của tổ hợp này là i). n 4) Tối thiểu hoá các hàm Di (i = 0 2 -1), Di chính là giá trị đầu vào Di của MUX đã cho. 5) Nếu Di là hàm một biến hay hằng 0, hằng 1 thì bài toán đã giải xong. Ngược lại tiếp tục dùng MUX hoặc các cổng logic để thực hiện hàm Di nh yêu cầu của đề bài. b. Trường hợp dùng bảng Karnaugh tiến hành theo các bước sau: 1) Xác định n biến điều khiển của MUX. 2) Tương ứng với các giá trị cụ thể của n biến điều khiển khoanh 2n vùng khác nhau n trên bảng Karnaugh, đánh dấu các vùng này là D0, D1,, D2 -1 (vùng Di là vùng ứng với giá trị thập phân của n biến điều khiển là i). 3) Điền giá trị của hàm cho trước vào bảng Karnaugh. 4) Tối thiểu hoá hàm đã cho trong từng vùng Di, gọi hàm số này là Di. Di chính là giá trị đầu vào tại Di của MUX đã cho. 5) Nếu Di là các hàm 1 biến hoặc hằng 0, hằng 1 thì bài toán đã giải xong. Trong trường hợp ngược lại phải tiếp tục dùng MUX hoặc các cổng logic để thực hiện hàm Di như yêu cầu của đề bài. Ví dụ 1: Dùng MUX 4:1 để thực hiện hàm logic có 3 biến A, B, C sau: F = ( 0, 2, 3, 5, 7) với các biến điều khiển là A, B. Quy ước trọng số: C: 20 ; B: 21 ; A: 22 Giải: 122 Khoa Điện – Điện tử (EE04-3) Hưng Yờn, 05/2008 Cách 1: Biến đổi trực tiếp. - Hai biến điều khiển của MUX là A, B. - F =  (0, 2, 3, 5, 7) = A B C  ABC  ABC  ABC  ABC = A B C  AB(C  C)  ABC  ABC = A B D 0  ABD1  ABD2  ABD3 Vậy ta có: D0  C ; D1  1 ; D 2  C ; D3  C Cách 2: Dùng bảng Karnaugh. - Hai biến điều khiển của MUX là A, B. - Tương ứng với các giá trị của A, B các vùng D0, D1, D2, D3 được biểu diễn trên bảng Karnaugh cho ở hình 5.37a. D0 ứng với AB = 00; D1 ứng với AB=01; D2 ứng với AB = 10; D3 ứng với AB = 11. Sơ đồ ở hình 5.37b. C AB 0 1 C 00 1 D0 D D0 = C 0 1 01 1 1 D1 D1 = 1 D1 F MUX D = C D 11 1 D 2 C 2 3 D = C D 3 3 10 1 D2 A B Hình 5.37a Hình 5.37b  Bài tập 5.20.MUX 4:1 có lối ra là hàm logic 3 biến: F  A B C  ABC  AB C  ABC  ABC Hai lối vào điều khiển là A và B, tìm các lối vào dữ liệu. 5.21. Dùng MUX 4:1 để thực hiện hàm logic có 3 biến A, B, C sau: a. F = ( 0, 2, 3, 5, 7) với các biến điều khiển là B, C. b. F = ( 0, 2, 3, 5, 7) với các biến điều khiển là A, C. Quy ước trọng số: C: 20 ; B: 21 ; A: 22 Ví dụ 2: Dùng MUX 4:1 để thực hiện hàm F  AB  A C  (B  C)D Giải:Dùng A, B làm 2 biến điều khiển cho MUX. F  AB  AC  D  AB  A(B  B)C  (A  A)(B  B)D  AB  ABC  A B C  ABD  ABD  ABD  A BD  AB(1 D)  AB(C  D)  ABD  A B(C  D)  A B D 0  ABD1  ABD2  ABD3 Khoa Điện – Điện tử (EE04-3) Hưng Yờn, 05/2008 123 Vậy D0 = C + D ; D1 = C + D ; D2 = D ; D3 =1. Các hàm D0, D1 lại có thể thực hiện trực tiếp dùng cổng logic (hình 5.38a) hoặc dùng MUX 2:1 (hình 5.38b). D 0 1 D0 C D1 D1 D MUX F D0 D1 F D MUX MUX D C D D 2 D 2 D D 1 3 1 3 A B A B Hình 5.38a Hình 5.38b  Bài tập 5.22.Với ví dụ 2 ở trên, giải theo phương pháp dùng bảng Karnaugh. 5.23.Dùng MUX 4:1 xây dựng sơ đồ bộ giải mã BCD sang 7 đoạn ở bài tập 4.15. 5.24.Thực hiện hàm logic 4 biến: F(A, B, C, D) = (0, 1, 5, 6, 7 9, 10, 14, 15) a. Dùng MUX 8:1. b. Dùng MUX 4:1 và MUX 2:1. c. Dùng MUX 4:1 và mạch NAND d. Dùng MUX 4:1 và mạch NOR e. Dùng MUX 2:1. 5.25. Thực hiện hàm 5 biến sau: F(A,B,C,D,E) =( 2,4,5,9,10,11, 12, 13, 16, 19, 23, 25, 26, 29, 30 ) a. Dùng MUX 16:1. b. Dùng MUX 8:1 và MUX 2:1. c. Dùng MUX 8:1 và mạch NAND d. Dùng MUX 8:1 và mạch NOR e. Dùng MUX 4:1. 5.5.2. Thiết kế dùng DMUX, DECODER a. Dùng DMUX DMUX khi đầu vào D = 1 là bộ giải mã của các tín hiệu vào địa chỉ, các đầu ra của nó tương ứng là các tích gồm đầy đủ các biến điều khiển. Do vậy để thực hiện một hàm logic cho trước, chỉ cần xác định bảng chân lý của hàm rồi từ đó dùng thêm các mạch phụ OR, AND, NAND hoặc NOR để xây dựng sơ đồ. 124 Khoa Điện – Điện tử (EE04-3) Hưng Yờn, 05/2008 Ví dụ: Dùng DMUX 1:16 và các mạch NAND thiết kế mạch logic tạo hàm sau: F(A, B, C, D) =  (5, 6, 7, 10, 11, 13, 14, 15) Giải: F  ABCD  ABCD  ABCD  ABCD  ABCD  ABCD  ABCD  ABCD F  ABCD  ABCD  ABCD  ABCD  ABCD  ABCD  ABCD  ABCD F  ABCD ABCD ABCD ABCD ABCD ABCD ABCD ABCD Sơ đồ mạch thực hiện được biểu diễn trên hình 5.39, trong đó sử dụng mạch NAND 8 đầu vào.  Bài tập 0 1 2 3 5.26.Cho các hàm: 4 5 F  ABC  ABC  A B 6 1 7 1 DMUX 8 F F2  A B C  ABC  ABC  ABC 9 10 11 Dùng DMUX và mạch OR thiết kế mạch có lối 12 13 14 ra F1, F2. 15 A B C D Hình 5.39 b. Dùng DECODER Như trên đã đề cập đến, bộ DMUX khi có đầu vào dữ liệu bằng 1 thì nó làm việc giống như một bộ giải mã. Mỗi đầu ra của bộ giải mã là một tích đầy đủ của tất cả các biến đầu vào, khi dùng bộ giải mã để thiết kế mạch ta cũng thực hiện tương tự như đối với DMUX ta đã xét ở phần trên. Ví dụ: Dùng bộ giải mã 3-8 và các mạch NOR thực hiện các hàm 3 biến sau: a. F1  AB  A B C b. F2  A  B  C c. F3  AB  AB Giải: Giả sử quy ước trọng số cho ba biến A, B, C là: m0 F 2 1 0 DECODER m 2 A: 2 ; B: 2 ; C: 2 1 m2 A F1 m3 Ta có: F1 = m0 + m6 + m7 hay B m4 C m5 F  m +m +m +m +m F3 1 1 2 3 4 5 m6 m7 Do đó: F  F  m  m  m  m  m 1 1 1 2 3 4 5 Hình 5.40 Khoa Điện – Điện tử (EE04-3) Hưng Yờn, 05/2008 125 Tương tự : F2  F2  A BC  m1 F3  m0  m1  m6  m7 Sơ đồ mạch thực hiện được biểu diễn trên hình 5.40.  Bài tập 5.27.Thiết kế mạch thực hiện hệ 4 phương trình sau: F  A BC  ABC F  A  B  CD  AD 1 3 F2  A  B  C  D F4  ACD  AC D  BCD  BCD dùng mạch NAND và bộ giải mã 4-16. Tài liệu tham khảo [1] Tom Floyd- Digital Fundamentals. [2] Tổng hợp và biên dịch VN-Guide - Giáo trình chuyên ngành kỹ thuật số – NXB TK 2001. [3] Bộ môn điện tử- ĐH Thanh Hoa Bắc Kinh - Cơ sở kỹ thuật điện tử số – NXB GD 1999. [4] Nguyễn Thuý Vân - Kỹ thuật số - NXB Khoa học kỹ thuật 2001. [5] Nguyễn Thuý Vân- Thiết kế logic mạch số – NXB Khoa học kỹ thuật 2001. [6] Dương Minh Trí - Sổ tay tra cứu linh kiện bán dẫn và IC [7] Nguyễn Duy Bảo - Kỹ thuật số và ứng dụng - NXB Khoa học kỹ thuật 2006. 126 Khoa Điện – Điện tử (EE04-3) Hưng Yờn, 05/2008 MỤC LỤC Chương I: Khái niệm cơ bản của hệ thống số 3 1.1. Khái niệm tín hiệu số 3 1.2. Trạng thái nhị phân và mức logic 4 1.3. Khái niệm bit, byte, word 5 1.4. Các hệ thống số đếm 5 1.5. Các phép tính số học trong hệ nhị phân 9 1.6. Mã hoá số của hệ thập phân 15 Khoa Điện – Điện tử (EE04-3) Hưng Yờn, 05/2008 127 Chương II: Đại số logic 19 2.1. Cơ sở của đại số logic 19 2.2. Các phép toán logic và các cổng logic cơ bản 19 2.3. Các định luật cơ bản của Đại số logic 23 2.4. Các phương pháp biểu diễn hàm logic 24 2.5. Hàm NOR và hàm NAND 32 2.6. Hàm XOR và hàm XNOR 34 2.7 Các phương pháp tối thiểu hoá hàm logic 38 Chương III: Các họ vi mạch logic cơ bản 44 Mở đầu 44 3.2. Đặc điểm chung của các vi mạch logic 45 3.3 . Họ logic RTL: (Resistor-Transistor-Logic) 48 3.4. Họ TTL (Transistor – Transistor - Logic) 49 3.5. Họ CMOS ( Complementary – Metal – Oxyde - Semiconductor) 50 3.6. Giao diện CMOS và TTL 52 Chương IV: Các mạch logic dãy 54 4.1. Các trigơ số 54 4.2. Mô tả và thiết kế mạch dãy. 68 4.3. Các bộ đếm 75 4.4. Các bộ ghi dịch (Shift Register) 90 4.5. Các bộ nhớ bán dẫn 96 Chương V: Các mạch logic tổ hợp 102 5.1. Phương pháp thiết kế các mạch logic tổ hợp 102 5.2. Các mạch logic tổ hợp thường gặp 103 5.3 Các mạch mã hoá và giải mã 109 128 Khoa Điện – Điện tử (EE04-3) Hưng Yờn, 05/2008 5.4. Mạch hợp kênh và phân kênh 117 5.5. Thiết kế dùng vi mạch MSI, LSI 123 Tài liệu tham khảo 128 Khoa Điện – Điện tử (EE04-3) Hưng Yờn, 05/2008 129